Ingeniería Biomédica

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search.filters.applied.f.advisor: search.filters.advisor.Saldaña Pumarica, Julio César

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    Diseño de una unidad de gestión de energía para dispositivos médicos implantables con alimentación basada en transferencia inalámbrica de potencia por ultrasonido
    (Pontificia Universidad Católica del Perú) Vilca Pizarro, Julio David; Saldaña Pumarica, Julio César
    Esta tesis presenta el diseño de un circuito integrado de Unidad de Gestión de Energía (PMU), destinada a dispositivos médicos implantables (IMDs) alimentados mediante transferencia inalámbrica de potencia por ultrasonido. El diseño considera las restricciones propias de los IMDs, como la baja disponibilidad de energía y la necesidad de alta eficiencia para evitar daños térmicos en el tejido circundante. El circuito fue diseñado en una tecnología estándar CMOS de 0.18 μm de TSMC, y las simulaciones se realizaron utilizando el software Cadence. El diseño del PMU se basa en un rectificador activo CMOS compuesto por un núcleo, dos comparadores, dos buffers, una referencia de corriente compensada en temperatura y un limitador de voltaje. El núcleo del rectificador fue diseñado utilizando dos transistores PMOS en configuración cross-coupled y dos transistores NMOS como interruptores activos para la conversión de voltaje AC a DC. Los comparadores fueron diseñados con una topología de puerta común para generar el voltaje de control necesario para la activación de los interruptores activos. Estos comparadores, optimizados para funcionar con una corriente de polarización de 1 μA, logran una ganancia de 48.37 dB, una frecuencia de ganancia unitaria de 221.8 MHz y un PSRR de 48.22 dB. Los buffers fueron diseñados con cadenas de cuatro inversores CMOS en configuración exponential horn, para restaurar el voltaje de salida del comparador con el mínimo tiempo de propagación. La referencia de corriente compensada en temperatura, diseñada con una topología basada en self-cascode composite transistors (SCCT), genera una corriente de 1 μA con un coeficiente de temperatura de 71.54 ppm/◦C y regulación de línea de 9.14 nA/V, para suministrar la corriente de polarización necesaria a los comparadores. El limitador de voltaje fue implementado mediante transistores en configuración diodo conectados en antiparalelo para proteger el circuito de posibles sobrevoltajes superiores a 1.8 V. Con un consumo de potencia total de 21.7 μW, el circuito PMU logra una eficiencia de conversión de potencia (PCE) de 95.48% y una relación de conversión de voltaje (VCR) de 87.29%. Alimentado por un modelo de transductor piezoeléctrico con potencia máxima disponible de 524.7 μW, frecuencia de 1.5 MHz e impedancia de Zpiezo = 2.14 kΩ + j398.7 Ω, el PMU es capaz de entregar una potencia de salida DC de 459.6 μW y un voltaje de salida DC de 1.17 V a la carga. El circuito PMU ha demostrado un desempeño robusto en condiciones de variaciones extremas de proceso, voltaje y temperatura, e incorporando una red de acoplamiento de impedancias externa, logra un PCE superior al 83.66% y un VCR superior al 93.39% en el peor de los casos.
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    A lowpower recording system for intracortical signal acquisition based on design specification relaxation and lower bandwidth filtering
    (Pontificia Universidad Católica del Perú, 2024-01-19) Vitón Zorrilla, Luighi Anthony; Saldaña Pumarica, Julio César
    In this thesis, we designed and evaluated a circuit model at the transistor level of a low-resolution and low bandwidth ADC (analog-to-digital converter) with level-crossing architecture (LCADC), used as part of the acquisition chain of a BCI (brain-to-computer interface) device. The aim is to obtain minimal specifications that could return adequate levels of accuracy at spike detection and reduce power dissipation. In addition, we included a NEO preprocessor in the test to help in the detection accuracy. To achieve the objectives proposed, we started developing a software model for the preprocessor and the ADCs to evaluate the different variations of resolution, bandwidth, noise level, and NEO window. After finding the desired minimum values, we continued with the hardware development of the ADC. We designed the level crossing architecture and a conventional SAR to have a reference against which we compare the LCADC performance. After that, we developed a NEO circuit and applied synthesized neural recordings to evaluate power consumption with the ADC. Additionally, we designed a conventional analog frontend to estimate the power for the band of interest. Also, we estimated the dissipation for wireless transmission by calculating the approximated data stream expected in the level-crossing sampling scheme. Summing them, we obtained the power consumption of the complete acquisition chain. In conclusion, although reducing the intrinsic power of the LCADC is challenging, the scheme helps reduce the total power consumption of the acquisition chain with adequate accuracy, making it competitive against currently reported BCI devices.