Ingeniería Electrónica
Permanent URI for this collectionhttp://98.81.228.127/handle/20.500.12404/12
Browse
6 results
Search Results
Item Diseño de un circuito de voltaje de referencia de 400 MV para aplicaciones de [1; 1.2] v de alimentación y bajo consumo de energía(Pontificia Universidad Católica del Perú, 2024-05-06) Villanueva Huamán, Wilson Ray; Saldaña Pumarica, Julio CésarEl presente trabajo de tesis desarrolla el diseño de un circuito de tensión de referencia estable ante variaciones en la temperatura y la tensión de alimentación. Las topologías de circuitos de tensión de referencia clásicas limitan la tensión que entregan a valores cercanos a 1.2 V. Se propone diseñar y simular un circuito de tensión de referencia el cual entregará una tensión de referencia de 400 mV y requerirá una tensión de alimentación de 1 V. El circuito diseñado tiene como base el trabajo de H. Banba [29]. La tensión de referencia independiente a la temperatura se obtiene aprovechando la cancelación de dos coeficientes de temperatura provenientes de una configuración de transistores de juntura bipolar (BJT) tipo PNP, los cuales serán polarizados con un espejo de corriente que emplea transistores PMOS, a su vez el circuito tiene un amplificador operacional de una etapa, el cual minimiza el error en el espejo de corriente. En esta tesis, se priorizó que el voltaje de referencia sea menor a 1 V, así como que el coeficiente de temperatura sea menor a 30 ppm/ºC y se logre un PSRR de al menos -60 dB. El diseño ha sido realizado con la tecnología TSMC de 180 nm. Como resultados se llegó a obtener una tensión de referencia de 401.03 mV con un coeficiente de temperatura de 9.97 ppm/ºC y un PSRR de -63.69 dB. El circuito opera a 1 V y consume 6.37 μW. El diseño y los resultados se realizaron con el software Cadence Virtuoso Analog Design Environment®, empleando el simulador Spectre.Item Diseño de un amplificador CMOS basado en un par diferencial complementario para adquisición de señales neuronales(Pontificia Universidad Católica del Perú, 2023-12-07) Bravo Pacheco, Diego Alessandro; Saldaña Pumarica, Julio CésarEn el presente trabajo de tesis se desarrolla el diseño de un amplificador de instrumentación CMOS de 180 nm basado en un par diferencial complementario en sistemas de adquisición de señales neuronales. Estas señales pueden poseer una magnitud en el rango de microvoltios a decenas de milivoltios, con una frecuencia de hasta 10 kHz. La topología utilizada es fully differential de dos etapas, basado en un par diferencial complementario. Además, se incluye una etapa AC-coupled para reducir el offset del electrodo. Se hace énfasis en obtener un amplificador que disipe baja potencia y de bajo ruido referido a la entrada, siendo este último requerimiento establecido en ser menor o igual a 5 μVRMS. Se emplea la tecnología TSMC 180 nm en el software Virtuoso de Cadence, donde se realiza el diseño y la simulación del trabajo. Se emplea una fuente de alimentación de 1.2 V. Los resultados de la simulación muestran una ganancia en lazo abierto de 105.87 dB, una ganancia en lazo cerrado de 40 dB, un margen de fase de 88.0417º y un ruido referido a la entrada de 4.047 μVRMS.Item Diseño de un filtro pasa bajos para neural SPIKES en tecnología CMOS con voltaje de alimentación de 1V(Pontificia Universidad Católica del Perú, 2023-06-05) Bellido Alba, Alvaro Gustavo Raúl; Saldaña Pumarica, Julio CésarLos próximos capítulos de la presente tesis se contempla una revisión de dispositivos wearable como estado del arte. Lo que le sigue es una explicación de los puntos teóricos importante para el desarrollo. Finalmente, se cuenta con la solución y los resultados. Se empieza mencionando los diferentes desarrollos tecnológicos en base a los dispositivos wearable y cómo estos han tenido resultados prometedores en el uso con personas o animales. Después de eso, se menciona la motivación para continuar con el desarrollo del trabajo; y se continúa con el estado del arte de las topologías para el diseño de filtros pasabajos en tecnología CMOS. En la parte de la revisión teórica, se desarrollarán aspectos necesarios tales como el análisis en pequeña señal, la obtención función transferencia por medio del Teorema de Blackman y el método de análisis en frecuencia del profesor Ali Hajimiri, y el uso de un Level Shifter. Para finalizar, se realizarán las simulaciones en condiciones nominales y PVT para cada tipo de respuesta: AC, DC, transitoria, ruido y potencia; luego se muestra la comparativa de este trabajo con la literatura.Item Diseño de un filtro de biopotenciales con un voltaje de alimentación de 1.2 voltios(Pontificia Universidad Católica del Perú, 2023-03-24) Vega Moron, Juan Pablo; Saldaña Pumarica, Julio CésarLos próximos capítulos del presente trabajo tratarán sobre una revisión del estado del arte de los dispositivos “wearable”, seguido de una revisión teórica de la tecnología CMOS para empezar una estrategia de diseño y finalizar con el diseño propuesto. Se inicia con temas relacionados a la problemática y desarrollo de los dispositivos “wearable” y La revisión del estado del arte de estos dispositivos y de la tecnología CMOS. En la revisión teórica se desarrollarán aspectos referidos al filtro que será diseñado para poder empezar una estrategia de diseño mediante las ecuaciones planteadas. Este proceso es salvaguardado por simulaciones realizadas con la herramienta “Analog Design Enviroment” de la empresa Cadence. Para finalizar se abordarán simulaciones en condiciones nominales, PVT y de Montecarlo para cada una de las respuestas del circuito: respuesta AC, respuesta DC, respuesta Transitoria y Ruido.Item Diseño de un circuito de rechazo de rizado para un amplificador chopper de señales neuronales con voltaje de alimentación menor a 1v(Pontificia Universidad Católica del Perú, 2022-12-01) Marín Talledo, Rodrigo; Saldaña Pumarica, Julio CésarEl presente trabajo de tesis consiste en el diseño de un circuito de rechazo de rizado para un amplificador chopper de señales neuronales con voltaje de alimentación menor a 1V. Este diseño está orientado a trabajar en un sistema de adquisición de señales neuronales, capaz de detectar la actividad de una sola neurona, de modo que las señales a acondicionar presentan frecuencias que van de 100 Hz a 10 KHz y amplitudes que alcanzan valores entre 10𝜇V y 1mV. Se plantea que el diseño del circuito propuesto sea capaz de operar con la tecnología de proceso TSMC 180nm y se utilizará la herramienta de software Cadence para efectuar las simulaciones necesarias. Para introducir el presente estudio en la tendencia actual de utilizar electrónica de bajo valor de voltaje de alimentación, se propone como requerimiento utilizar tensiones eléctricas menores a 1V, lo cual involucra un desafío, pues se reduce el rango de operación lineal de los transistores que incluye el diseño.Item Diseño de un lazo de realimentación DSL para la eliminación del offset del electrodo en un amplificador capacitivo de instrumentación chopper que opera con voltaje de alimentación de 1V para electrocardiogramas(Pontificia Universidad Católica del Perú, 2022-11-21) Donayre Montoya, Christopher Abel; Saldaña Pumarica, Julio CésarEl presente trabajo de investigación desarrolla el diseño de un lazo de realimentación Servo DC (DSL), el cual buscará ser acoplado a un amplificador capacitivo de instrumentación Chopper para su uso en dispositivos wearables; por ello se limita el voltaje de alimentación a un valor de 1V. La señal principal a analizar será la de electrocardiografía (ECG), obtenida por medio de electrodos presentes en el dispositivo; sin embargo, debido a estos receptores se introduce una señal no deseada denominada como: el offset DC del electrodo (EDO). El DSL fue desarrollado como un circuito integrado, el cual funciona como integrador, filtrando la señal que se desea atenuar, de tal forma que esta realimentación interactúe con la señal de ECG, reduciendo el EDO que presenta antes de entrar a la etapa de amplificación. Por ello, se realiza el diseño del bloque integrador en una topología “fully differential” compuesto por 3 componentes principales: el transconductor (GM), el Amplificador Operacional (GM_DSL) y los capacitores del integrador (CINT). Este será desarrollado en la tecnología TSMC 180 nm; con el uso del software “Virtuoso Squematic Suite” y “Analog Design Enviroment XL” de Cadence. Las simulaciones utilizadas para este trabajo fueron: la transitoria, DC, AC y corner PVT. Dentro de los resultados obtenidos se obtuvo un GM de 390.21 pS, un GM_DSL con ganancia DC 88.8 dB y se seleccionaron capacitores CINT de 125 pF; estableciendo de esta forma una primera frecuencia de corte del circuito general alrededor de 0.5 Hz. Dicho valor es el adecuado, puesto que a magnitudes mayores que esta, comienza la señal de biopotencial ECG.