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Diseño de un amplificador CMOS basado en un par diferencial complementario para adquisición de señales neuronales
(Pontificia Universidad Católica del Perú, 2023-12-07) Bravo Pacheco, Diego Alessandro; Saldaña Pumarica, Julio César
En el presente trabajo de tesis se desarrolla el diseño de un amplificador de instrumentación CMOS de 180 nm basado en un par diferencial complementario en sistemas de adquisición de señales neuronales. Estas señales pueden poseer una magnitud en el rango de microvoltios a decenas de milivoltios, con una frecuencia de hasta 10 kHz. La topología utilizada es fully differential de dos etapas, basado en un par diferencial complementario. Además, se incluye una etapa AC-coupled para reducir el offset del electrodo. Se hace énfasis en obtener un amplificador que disipe baja potencia y de bajo ruido referido a la entrada, siendo este último requerimiento establecido en ser menor o igual a 5 μVRMS. Se emplea la tecnología TSMC 180 nm en el software Virtuoso de Cadence, donde se realiza el diseño y la simulación del trabajo. Se emplea una fuente de alimentación de 1.2 V. Los resultados de la simulación muestran una ganancia en lazo abierto de 105.87 dB, una ganancia en lazo cerrado de 40 dB, un margen de fase de 88.0417º y un ruido referido a la entrada de 4.047 μVRMS.
Estudio del diseño de un amplificador CMOS basado en un par diferencial complementario para adquisición de señales neuronales
(Pontificia Universidad Católica del Perú, 2021-02-01) Bravo Pacheco, Diego Alessandro; Saldaña Pumarica, Julio César
En el presente trabajo de investigación se indican los fundamentos del diseño de un amplificador de instrumentación CMOS de 180 nm basado en un par diferencial complementario en sistemas de adquisición de señales neuronales. Estas señales pueden poseer una magnitud en el rango de microvoltios a decenas de milivoltios, con una frecuencia de hasta 10 KHz. La topología del modelo solución a desarrollar es fully differential de dos etapas. Además, es necesario considerar una etapa AC-coupled para reducir el offset del electrodo. Se hace énfasis en el estudio de un amplificador de baja potencia y de bajo ruido referido a la entrada, siendo este último requerimiento crítico según el marco problemático, por lo que los estudios recomiendan un valor menor o igual a 5 μVRMS. Bajo estos requerimientos, los lineamientos para la primera etapa del amplificador están basados en un par diferencial complementario. Asimismo, el estudio está orientado a emplearse mediante la tecnología TSMC 180 nm.