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dc.contributor.advisorRaffo Jara, Mario Andrés
dc.contributor.authorGiraldo Solis, Mayte Rociel
dc.date.accessioned2022-12-05T18:57:56Z
dc.date.available2022-12-05T18:57:56Z
dc.date.created2022
dc.date.issued2022-12-05
dc.identifier.urihttp://hdl.handle.net/20.500.12404/23883
dc.description.abstractLa comunicación satelital implica la transmisión de datos a grandes distancias, además de la exposición a la radiación y fenómenos climáticos. Por ello, es necesaria la implementación de códigos que permitan no solo la detección sino también la corrección de estos errores. De acuerdo con el Comité Consultivo para Sistemas de Datos Espaciales (CCSDS por sus siglas en inglés) y la Cooperación Europea para Estandarización Espacial (ECSS por sus siglas en inglés) se recomienda el código BCH (63, 56), el cual tiene la capacidad de corregir 1 bit y detectar 2 en los 63 bits de la palabra de entrada. El diseño de un decodificador BCH (63, 56) se basa en una máquina de estados algorítmica con datapath (ASM-D) en el cual los estados ejecutan los bloques de cálculo de síndrome, localización y corrección del error (búsqueda de Chien). Por otro lado, el decodificador tiene la capacidad de reconocer cuando la palabra de entrada posee más de 2 bits errados; y por tanto, no es posible su decodificación. El primer bloque es el encargado de obtener el síndrome y, a su vez, el peso de Hamming del mismo, lo cua les relevante para conocer si la palabra contiene o no errores y la posición de estos. En el presente trabajo se realizó el diseño del decodificador BCH (63, 56) por medio del software Matlab y el lenguaje de descripción de hardware Verilog HDL, obteniéndose la corrección de 1 bit errado y la detección de 2 bits errados. Esto se implementó en 9 estados de una ASM-D con la cual se obtuvo una frecuencia de operación máxima de 160. 54M Hz y 360 elementos lógicos, es decir, una utilización menor al 1% de los elementos lógicos totales. Finalmente para la simulación se generó un Testbenchen Verilog HDL, donde se colocaron distintas palabras de entradas para verificar el correcto funcionamiento del decodificador.es_ES
dc.language.isospaes_ES
dc.publisherPontificia Universidad Católica del Perúes_ES
dc.rightsinfo:eu-repo/semantics/openAccesses_ES
dc.rights.urihttp://creativecommons.org/licenses/by/2.5/pe/*
dc.subjectDescodificadores (Electrónica)--Diseño y construcciónes_ES
dc.subjectElectrónica--Aparatos e instrumentoses_ES
dc.titleDiseño de una arquitectura para FPGA para corrección de errores mediante códigos Bosechaudhuri- Hocquenguem (BCH) para aplicaciones de nanosatéliteses_ES
dc.typeinfo:eu-repo/semantics/bachelorThesises_ES
thesis.degree.nameIngeniero Electrónicoes_ES
thesis.degree.levelTítulo Profesionales_ES
thesis.degree.grantorPontificia Universidad Católica del Perú. Facultad de Ciencias e Ingenieríaes_ES
thesis.degree.disciplineIngeniería Electrónicaes_ES
renati.advisor.dni40280202
renati.advisor.orcidhttps://orcid.org/0000-0002-0290-4404es_ES
renati.author.dni75369312
renati.discipline712026es_ES
renati.jurorHeraud Perez, Jorge Arturoes_ES
renati.jurorRaffo Jara, Mario Andreses_ES
renati.jurorSilva Cardenas, Carlos Bernardinoes_ES
renati.levelhttps://purl.org/pe-repo/renati/level#tituloProfesionales_ES
renati.typehttps://purl.org/pe-repo/renati/type#tesises_ES
dc.publisher.countryPEes_ES
dc.subject.ocdehttps://purl.org/pe-repo/ocde/ford#2.02.01es_ES


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