PONTIFICIA UNIVERSIDAD CATÓLICA DEL PERÚ FACULTAD DE CIENCIAS E INGENIERÍA DISEÑO DE UN CIRCUITO DE VOLTAJE DE REFERENCIA DE 400 mV PARA APLICACIONES DE [1; 1.2] V DE ALIMENTACIÓN Y BAJO CONSUMO DE ENERGÍA Tesis para obtener el título profesional de Ingeniero Electrónico AUTOR: Wilson Ray Villanueva Huamán ASESOR: PhD. Julio Cesar Saldaña Pumarica Lima, enero, 2024 Informe de Similitud Yo, Julio César Saldaña Pumarica, docente de la Facultad de Ciencias e Ingeniería de la Pontificia Universidad Católica del Perú, asesor de la tesis de investigación titulado DISEÑO DE UN CIRCUITO DE VOLTAJE DE REFERENCIA DE 400 mV PARA APLICACIONES DE [1; 1.2] V DE ALIMENTACIÓN Y BAJO CONSUMO DE ENERGÍA, del autor Wilson Ray Villanueva Huamán dejo constancia de lo siguiente: - El mencionado documento tiene un índice de puntuación de similitud de 37%. Así lo consigna el reporte de similitud emitido por el software Turnitin el 08/04/2024. La mayor parte de esa similitud es con el trabajo de investigación del mismo alumno que fue requerido para obtener el grado de Bachiller. - He revisado con detalle dicho reporte y confirmo que cada una de las coincidencias detectadas no constituyen plagio alguno. - Las citas a otros autores y sus respectivas referencias cumplen con las pautas académicas. Lugar y fecha: 8 de abril de 2024 Apellidos y nombres del asesor: Saldaña Pumarica, Julio César DNI: 10123705 Firma ORCID: https://orcid.org/0000-0001-6834-6436 Resumen El presente trabajo de tesis desarrolla el diseño de un circuito de tensión de referencia estable ante variaciones en la temperatura y la tensión de alimentación. Las topologías de circuitos de tensión de referencia clásicas limitan la tensión que entregan a valores cercanos a 1.2 V. Se propone diseñar y simular un circuito de tensión de referencia el cual entregará una tensión de referencia de 400 mV y requerirá una tensión de alimentación de 1 V. El circuito diseñado tiene como base el trabajo de H. Banba [29]. La tensión de referencia independiente a la temperatura se obtiene aprovechando la cancelación de dos coeficientes de temperatura provenientes de una configuración de transistores de juntura bipolar (BJT) tipo PNP, los cuales serán polarizados con un espejo de corriente que emplea transistores PMOS, a su vez el circuito tiene un amplificador operacional de una etapa, el cual minimiza el error en el espejo de corriente. En esta tesis, se priorizó que el voltaje de referencia sea menor a 1 V, así como que el coeficiente de temperatura sea menor a 30 ppm/ºC y se logre un PSRR de al menos -60 dB. El diseño ha sido realizado con la tecnología TSMC de 180 nm. Como resultados se llegó a obtener una tensión de referencia de 401.03 mV con un coeficiente de temperatura de 9.97 ppm/ºC y un PSRR de -63.69 dB. El circuito opera a 1 V y consume 6.37 μW. El diseño y los resultados se realizaron con el software Cadence Virtuoso Analog Design Environment®, empleando el simulador Spectre. Índice general Resumen .......................................................................................................................................... 1 Índice general ................................................................................................................................... 2 Índice de figuras ............................................................................................................................... 5 Índice de tablas ................................................................................................................................ 7 Introducción ..................................................................................................................................... 1 CAPÍTULO 1: Circuito de tensión de referencia por bandgap (BGR) ................................................ 2 1.1. Importancia ...................................................................................................................................................... 2 1.2. iniciones ............................................................................................................................................................ 2 1.2.1. Bandgap ....................................................................................................................................................... 2 1.2.2. Coeficiente de temperatura (TC) .................................................................................................................. 3 1.2.3. Factor de rechazo a la fuente de alimentación (PSRR) ................................................................................. 3 1.2.4. PTAT (Proportional to absolute temperature) .............................................................................................. 3 1.2.5. CTAT (Complementary to absolute temperature) ........................................................................................ 3 1.2.6. Funcionamiento del bandgap ...................................................................................................................... 4 1.2.7. eclaración de la problemática ...................................................................................................................... 6 1.3. Estado del Arte ................................................................................................................................................. 6 1.3.1. Compensación sin resistores ........................................................................................................................ 6 1.3.2. Compensación en la región de inversión débil del MOSFET ......................................................................... 7 1.3.3. Compensación mediante ajuste por partes ................................................................................................. 8 1.3.4. Compensación empleando el punto cero de coeficiente de temperatura ................................................... 8 1.3.5. Compensación con BiCMOS ......................................................................................................................... 8 1.3.6. Comparación de características y resultados ............................................................................................... 9 1.4. ustificación ...................................................................................................................................................... 10 1.5. Objetivos ......................................................................................................................................................... 10 1.5.1. Objetivo general ...................................................................................................................................... 10 1.5.2. Objetivos específicos ............................................................................................................................... 10 CAPÍTULO 2: Teoría sobre el BGR de bajo tensión ........................................................................ 11 2.1. Circuito BGR CMOS convencional ................................................................................................................... 11 2.1.1. Tensión CTAT ........................................................................................................................................... 12 2.1.2. Tensión PTAT ........................................................................................................................................... 14 2.1.3. Espejo de corriente PMOS ....................................................................................................................... 15 2.1.4. OPAMP – amplificador de error (amplificador diferencial) ...................................................................... 17 2.1.5. Inconvenientes del BGR CMOS convencional .......................................................................................... 19 2.2. Circuito BGR CMOS de bajo tensión – Modelo solución ................................................................................. 20 2.2.1. ustificación de la elección del modelo solución ....................................................................................... 21 2.3. PSRR - Análisis de pequeña señal ...................................................................................................................... 22 2.3.1. Tensión de referencia con espejo de corriente .......................................................................................... 22 2.3.2. Tensión de referencia con opamp (amplificador de error) ........................................................................ 25 2.3.3. PSRR del amplificador operacional ............................................................................................................. 29 CAPÍTULO 3: Diseño del circuito ................................................................................................... 32 3.1. Selección del número de transistores bipolares ................................................................................................ 32 3.2. ����� – Cálculo de �1 ............................................................................................................................................... 34 3.3. iseño del espejo de corriente principal ............................................................................................................. 35 3.3.1. Simulación de ����� ........................................................................................................................................... 36 3.3.2. Simulaciones del punto de operación ........................................................................................................ 37 3.4. eterminación de �2/�1 .................................................................................................................................. 39 3.5. ����� – Cálculo de �2 ....................................................................................................................................... 41 3.6. iseño del amplificador operacional (amplificador de error – amplificador diferencial) ..................................... 43 3.6.1. Elección de ����� .................................................................................................................................. 44 3.6.2. iseño del par diferencial ............................................................................................................................. 44 3.6.3. iseño del current sink del amplificador operacional ................................................................................... 48 3.6.4. iseño del espejo de corriente ..................................................................................................................... 48 3.7. iseño del subcircuito de Start-up ...................................................................................................................... 49 3.8. iseño del subcircuito de polarización por réplica (Replica biasing circuit) ........................................................ 50 3.9. iseño del Filtro Pasa Bajo en la salida ................................................................................................................ 51 3.10. imensiones finales de los transistores CMOS .................................................................................................. 52 3.11. Circuito esquemático final ............................................................................................................................... 52 CAPÍTULO 4: Simulaciones y resultados ........................................................................................ 53 4.1. Simulaciones con 1.2 V de alimentación ........................................................................................................... 54 4.1.1. Simulaciones de corners ............................................................................................................................. 54 4.1.2. Simulaciones de Montecarlo – mismatch .................................................................................................. 56 4.1.3. Simulaciones de Montecarlo - process ....................................................................................................... 61 4.1.4. Resultados de las simulaciones de Montecarlo a 1.2 V .............................................................................. 66 4.1.5. Simulación Transitoria (Transient) ............................................................................................................. 67 4.2. Simulaciones con 1 V de alimentación .............................................................................................................. 68 4.2.1. Simulaciones de corners ............................................................................................................................. 68 4.2.2. Simulaciones de Montecarlo – Mismatch .................................................................................................. 70 4.2.3. Simulaciones de Montecarlo – Process ...................................................................................................... 75 4.2.4. Resultados de las simulaciones de Montecarlo a 1 V ................................................................................. 80 4.2.5. Simulación transitoria (Transient) .............................................................................................................. 81 4.3. Simulaciones variando ��� ....................................................................................................................................................................82 4.3.1. TC vs ��� ...............................................................................................................................................................................................82 4.3.2. PSRR @DC vs ��� ..............................................................................................................................................................................84 4.3.3. Resultados de las simulaciones variando ��� ......................................................................................................................86 4.4. Comparación de Resultados .............................................................................................................................. 87 Conclusiones ................................................................................................................................. 89 Recomendaciones y trabajos futuros ................................................................................................ 90 Referencias .................................................................................................................................... 91 Anexos ........................................................................................................................................... 95 Anexo A: Lista de siglas ............................................................................................................................................ 95 Anexo B: Lista de Símbolos ...................................................................................................................................... 96 ′ Índice de figuras Figura 1.1. Topología de Kuijk [15] ....................................................................................................... 4 Figura 2.1.1. BGR CMOS convencional [6], [25]-[27] ..................................................................... 11 Figura 2.1.2. Tensión emisor-base, conectado como diodo .......................................................... 12 Figura 2.1.3. Diferencia de los tensiones emisor-base .................................................................. 14 Figura 2.1.4. Espejo de corriente PMOS ............................................................................................ 15 Figura 2.1.5. ��� vs ��� ............................................................................................................. 16 Figura 2.1.6. Amplificador de error ............................................................................................... 17 Figura 2.1.7. Amplificador de error ............................................................................................... 18 Figura 2.1.8. Errores introducidos debido a �2 ≠ �2 ..................................................................... 19 Figura 2.2.1. BGR CMOS de bajo tensión ...................................................................................... 20 Figura 2.3.2. PMOS y su modelo de pequeña señal ...................................................................... 22 Figura 2.3.3. Versión simplificada de un circuito de tensión de referencia................................... 23 Figura 2.3.4. Modelo de pequeña señal del circuito de la Figura 2.9 ............................................... 23 Figura 2.3.5. Modelo de pequeña señal del caso ideal .................................................................. 24 Figura 2.3.6. Modelo de pequeña señal del caso real (resistencia finita) ..................................... 24 Figura 2.3.7. Modelo de pequeña señal del circuito completo ..................................................... 25 Figura 2.3.8. Modelo de pequeña señal, efectos del opamp ........................................................... 26 Figura 2.3.9. Modelo de pequeña señal, efectos del opamp ........................................................... 27 Figura 2.3.10. amplificador de error .............................................................................................. 28 Figura 2.3.11. Amplificador de error ............................................................................................. 29 Figura 2.3.12. Modelo de pequeña señal del amplificador de error ............................................. 30 Figura 3.1.1. Arreglo que permite minimizar los errores debido al área ...................................... 32 Figura 3.2.1. Relación entre ����� y �1 ............................................................................................ 34 Figura 3.3.1. Espejo de corriente PMOS ............................................................................................ 36 Figura 3.3.2. �1 y �2 vs ����� PMOS ........................................................................................ 37 Figura 3.3.3. Punto de operación con �/� = 1.2 ..................................................................... 37 Figura 3.3.4. Punto de operación con �/� = 0.7 ..................................................................... 39 Figura 3.4.1. TC vs �2 /�1 ..................................................................................................................... 41 Figura 3.5.1. ����� � ����� vs temperatura .............................................................................. 41 Figura 3.5.2. ������ vs temperatura ......................................................................................... 42 Figura 3.6.1. Amplificador de error basado en un par diferencial ................................................. 43 Figura 3.6.2. amplificador de error basado en un par diferencial ................................................. 44 Figura 3.6.3. Transistores del par diferencial vs ancho de canal (W) ............................................... 47 Figura 3.6.4. Transistor del sumidero de corriente ....................................................................... 48 Figura 3.11.1. Circuito Esquemático Final ..................................................................................... 52 Figura 4.1.1. ���� vs. � en 9 corners: SS-TT-FF a −40, 27 y 85 °C............................................ 54 Figura 4.1.2. PSRR vs. � en 9 corners: slowest-typical-fastest a −40, 27 � 85 °C ..................... 55 Figura 4.1.3. ���� vs. � con variaciones ocasionadas por mismatch ...................................... 56 Figura 4.1.4. Histograma de ���� – mismatch .......................................................................... 57 Figura 4.1.5. Histograma del coeficiente de temperatura (TC) - mismatch .................................. 58 Figura 4.1.6. PSRR vs. � con variaciones ocasionadas por mismatch ......................................... 59 Figura 4.1.7. Histograma del PSRR – mismatch ............................................................................ 60 Figura 4.1.8. ���� vs. � con variaciones ocasionadas por process .......................................... 61 Figura 4.1.9. Histograma de ���� – process ............................................................................. 62 Figura 4.1.10. Histograma del coeficiente de temperatura (TC) – process ................................... 63 Figura 4.1.11. PSRR vs. � con variaciones ocasionadas por process .......................................... 64 Figura 4.1.12. Histograma del PSRR – process ............................................................................. 65 Figura 4.1.13. Simulación transitoria ............................................................................................ 67 Figura 4.2.1. ���� vs. � en 9 corners: slowest-typical-fastest a −40, 27 � 85 °C .................. 68 Figura 4.2.2. PSRR vs. � en 9 corners: slowest-typical-fastest a −40, 27 � 85 °C .................... 69 Figura 4.2.3. ���� vs. � con variaciones ocasionadas por mismatch ...................................... 70 Figura 4.2.4. Histograma de ���� – mismatch .......................................................................... 71 Figura 4.2.5. Histograma del coeficiente de temperatura (TC) – mismatch ................................. 72 Figura 4.2.6. PSRR vs. � con variaciones ocasionadas por mismatch ......................................... 73 Figura 4.2.7. Histograma del PSRR – mismatch ............................................................................ 74 Figura 4.2.8. ����vs. � con variaciones ocasionadas por process ........................................... 75 Figura 4.2.9. Histograma de ���� – process ............................................................................. 76 Figura 4.2.10. Histograma del coeficiente de temperatura (TC) - process .................................... 77 Figura 4.2.11. PSRR vs. � con variaciones ocasionadas por process .......................................... 78 Figura 4.2.12. Histograma del PSRR – process ............................................................................. 79 Figura 4.2.13. Simulación transitoria ............................................................................................ 81 Figura 4.3.1. TC vs. ��� para el circuito de 1.2 V ....................................................................... 82 Figura 4.3.2. TC vs. ��� – Variante en el circuito para aumentar el PSRR con ��� = 1 V...... 83 Figura 4.3.3. PSRR vs. ��� para el circuito de 1.2 V .................................................................. 84 Figura 4.3.4. PSRR vs. ��� – Variante en el circuito para aumentar el PSRR con ��� = 1 V 85 Índice de tablas Tabla 1.1 – Características y resultados de BGR sin resistores ......................................................... 7 Tabla 1.2 – Características y resultados de los BGR en la región de inversión débil ........................ 7 Tabla 1.3 – Comparación de resultados ........................................................................................... 9 Tabla 2.1 – Comparación de resultados de topologías BGR de bajo tensión ................................ 21 Tabla 3.1 – Valores obtenidos al variar � ..................................................................................... 33 Tabla 3.2 – Comparación de las variaciones de los parámetros ................................................... 33 Tabla 3.3 – Parámetros de procesos CMOS para TSMC 180 nm ................................................... 35 Tabla 3.4 – Resultados de la simulación con �/� = 1.2 ........................................................... 37 Tabla 3.5 – Resultados de la simulación con �/� = 0.7 ........................................................... 39 Tabla 3.6 – Simulación de parámetros de transistores a distintos ����� ................................. 45 Tabla 3.7 – Dimensiones de los transistores ................................................................................. 52 Tabla 4.1 – Resultados de la simulación con 1.2 V de alimentación ............................................. 66 Tabla 4.2 – Resultados de la simulación con 1 V de alimentación ................................................ 80 Tabla 4.3 – Resultados de las simulaciones variando ��� para el circuito de 1.2 V .................. 86 Tabla 4.4 – Resultados de las simulaciones variando ��� para el circuito de 1 V ..................... 86 Tabla 4.5 – Tabla resumen de resultados ...................................................................................... 87 Tabla 4.6 – Comparación de resultados con otros trabajos .......................................................... 88 1 Introducción Los circuitos de tensión de referencia se encuentran en los circuitos integrados analógicos y digitales, tales como amplificadores operacionales, ADC, DAC, DRAM y PLL. Su funcionamiento consiste en entregar una tensión de referencia a otras etapas de un circuito, para realizar comparaciones, por este motivo se requiere gran precisión y estabilidad ante factores como la temperatura y la tensión de la fuente de alimentación. El contenido de este trabajo de tesis está dividido en cuatro capítulos. En el primer capítulo se revisan aspectos generales sobre los circuitos de tensión de referencia, con esta base se revisa el estado del arte, posteriormente se enuncian la justificación y los objetivos. En el segundo capítulo se aborda el marco teórico correspondiente a un circuito de tensión de referencia CMOS. Se detallan las ecuaciones que permiten la obtención de una tensión de independiente de la temperatura. Luego se expone los inconvenientes de esta topología clásica para contrastarla con una topología de bajo tensión [19]. Asimismo, se desarrolla un análisis en pequeña señal para observar la dependencia ante variaciones en la tensión de alimentación. En el tercer capítulo se desarrolla el diseño de un circuito de tensión de referencia basado en el trabajo de H. Banba [29]. Se elige el número de transistores bipolares y se realizan los cálculos de dimensionamiento de los PMOS y NMOS. El proceso de diseño requiere de simulaciones en el software Cadence para afinar los valores calculados, se emplea la tecnología TSMC - 180 nm. El cuarto capítulo muestra los resultados obtenidos, en donde se realizan simulaciones de Montecarlo, para obtener los rangos de tensión de salida ante variaciones en temperatura y tensión de alimentación. En la última parte del texto se enuncian las conclusiones, las cuales corresponden a los objetivos de esta tesis. Asimismo, se indican recomendaciones para trabajos futuros. 2 CAPÍTULO 1: Circuito de tensión de referencia por bandgap (BGR) 1.1. Importancia El circuito de tensión de referencia es un elemento clave en los circuitos analógicos y digitales, tales como amplificadores operacionales (opamp), conversores analógicos digitales (ADC y DAC), memorias dinámicas de acceso aleatorio (DRAM) y lazos de seguimiento de fase (PLL) [1]-[4]. La tensión de referencia por bandgap, en inglés: bandgap voltage reference (BGR), es ampliamente utilizado para definir una tensión precisa que tiene gran estabilidad frente a variaciones de la temperatura y de la tensión de la fuente de alimentación [1]-[7]. 1.2. Definiciones 1.2.1. Bandgap El bandgap es un método para atenuar las variaciones de tensión ante variaciones en la temperatura, se busca contraponer variaciones positivas y negativas en la tensión a causa de la temperatura para que sus efectos se contrarresten. Los primeros BGR fueron propuestos por Wide lar [14], Kuijk [15] y Brokaw [16], los cuales han inspirado las topologías usadas hoy en día. Los BGR suelen entregar una tensión numéricamente cercana al valor de energía de banda prohibida (bandgap) del silicio extrapolado linealmente hasta 0 K (1.205 eV), es decir, entregan alrededor de 1.205 V, por ello reciben el nombre de bandgap voltage reference (BGR) [2], [28]. 3 1.2.2. Coeficiente de temperatura (TC) Es una propiedad que indica cuánto varía una propiedad física ante una variación de temperatura. En el contexto de esta tesis, el TC se referirá a variaciones en la tensión respecto de la temperatura. A mayor TC, mayor sensibilidad a las variaciones en la temperatura. El TC se define según la ecuación 1.1: ��á�−��í� 1 𝛥 TC = ( ����𝑖�𝑎� ) ( ��á�−��í� ) = Δ� ⋅ ����𝑖�𝑎� [ppm/°C] (1.1) 1.2.3. Factor de rechazo a la fuente de alimentación (PSRR) Del inglés: Power Supply Rejection Ratio (PSRR), es un cociente que describe la capacidad de un circuito para mantener estable la tensión de salida ante variaciones en la tensión de la fuente de alimentación. El PSRR se analiza en un rango de frecuencias, el cual usualmente va de los 0 Hz hasta 100 MHz. El cálculo del PSRR está dado según la ecuación 1.2: PSRR = 20 log ( ����) [dB] (1.2) ��� Nota: Si bien el PSRR suele expresarse en decibelios, también es posible expresarlo como ����/���. Como ejemplo, un PSRR de -60 dB, significa que, por cada variación en una unidad en la tensión de alimentación, se logra una variación de la milésima parte en la tensión de salida (����/��� = 1000 ). Usualmente el PSRR decae a altas frecuencias, para reducir este efecto, se adiciona un capacitor en la salida para filtrar las variaciones en ��� a la salida. [33] 1.2.4. PTAT (Proportional to absolute temperature) Se refiere a una propiedad física cuya magnitud aumenta proporcionalmente con la temperatura absoluta (en grados Kelvin). 1.2.5. CTAT (Complementary to absolute temperature) Se refiere a una propiedad física cuya magnitud disminuye proporcionalmente con la temperatura absoluta. 4 1.2.6. Funcionamiento del bandgap En general, los BGR buscan combinar una proporción adecuada entre dos elementos, uno PTAT y otro CTAT. En la Figura 1.1, se observa que el BGR propuesto por K. Kuijk [15]. Esta topología contrapone la tensión base-emisor del BJT �1 (CTAT) con la diferencia de las tensiones base- emisor de los transistores �2 y �1 (PTAT). Figura 1.1. Topología de Kuijk [15] (Imagen propia) El carácter CTAT del ��� se observa según la ecuación 1.3 [6]: 𝜕�𝐵𝐸 = �𝐵𝐸 −(4+�)�𝑇 −�𝑔/�𝑒 (1.3) 𝜕 � Donde: �� : Energía bandgap del silicio extrapolada hasta 0 � (1.205 eV) �� : Carga eléctrica del electrón en valor abs. (≈ 1.6 ⋅ 10−19 C) �� = ��/�� : Tensión térmica de la juntura k : Constante de Boltzmann (≈ 1.38 ⋅ 10−23 J/K) � ≈ −3/2 Con densidades de corriente típicas, ��� = �� ln(�� /��) ≈ 750 mV, teniendo con ello un TC de aproximadamente −1.5 mV/K a temperatura ambiente (≈ 298 K). 𝜕�𝐵𝐸 ≈ −1.5 mV/K (1.4) 5 𝜕 6 � El comportamiento PTAT de Δ��� se justifica según la ecuación 1.5 (a 300 K): Δ��� = ���1 − ���2 = �� ln(�) �� Δ��� = �� ln(�) = � ln(�) ≈ 87 ⋅ 10−6 ln(�) ⋅ � (1.5) Donde: � = ��2/��1 ��: Corriente de saturación El TC es 87 ⋅ 10−6 ln(�), se requiere que sea igual a +1.5 mV/K, de modo que logre compensar el TC negativo de la tensión base-emisor (1.4). Para llegar a +1.5 mV/K , � debería ser aproximadamente 2.95 ⋅ 107, un valor gigantesco e inválido pues es la proporción de las corrientes de saturación de �1 y �2. La forma viable consiste en multiplicar 87 ⋅ 10−6 ln(�) por un factor que permita que � tenga un valor moderado (entre 10 y 20) [6]. Dicho factor se obtiene gracias a la ganancia que producen el op-amp y las resistencias �2 � �3. Se observa que ���1 adquiere una ganancia de (1 + �2/�3), según el no inversor; y ���2 adquiere una ganancia de (−�2/�3), debido al inversor, entonces se tiene que la tensión de referencia está dada por la ecuación 1.6: � = � = � + (1 + �2) � ln(�) (1.6) ��� ��� ��2 �3 � La proporción de las resistencias �1 y �2 define la proporción entre las corrientes de los transistores �1 y �2, se selecciona �1 = �2 de modo que las corrientes de colector de �1 y �2 sean iguales. En el caso de transistores integrados la proporción de las corrientes de saturación es igual a la proporción de las áreas de los emisores de los BJT, por consiguiente, dicha proporción es independiente de la temperatura [15]. A temperatura ambiente (≈ 298 K) la componente PTAT alcanza un valor de aproximadamente 450 mV, esto sumado a los 750 mV (CTAT) nos da una tensión de referencia aproximadamente de 1.2 V. ∴ ���� ≈ 1.2 V 7 1.2.7. Declaración de la problemática Así como la topología de Kuijk, los BGR convencionales entregan una tensión de referencia alrededor de los 1.2 V, debido a que el diseño prioriza minimizar el coeficiente de temperatura, los componentes limitan el rango de tensión de referencia que puede entregar el BGR. Asimismo, los BGR convencionales requieren de una tensión de entrada superior a 1.2 V. 1.3. Estado del Arte Para minimizar las variaciones de la tensión del BGR en rangos amplios de temperatura, se han desarrollado muchas técnicas de compensación, tales como la compensación sin resistores [1], [18], compensación en la región de inversión débil del MOSFET [9]-[11], compensación mediante ajuste por partes [4], [12], compensación con el punto cero de coeficiente de temperatura [13], [19], compensación con BiCMOS [17], [24]. Los trabajos cuyos resultados serán analizados y comparados fueron realizados en los últimos 8 años. 1.3.1. Compensación sin resistores Si bien muchas técnicas de compensación emplean resistores debido a su flexibilidad, el uso de resistores aumenta el tamaño del chip y aumenta el ruido que se acopla del sustrato del transistor [1]. Debido a esto, en ciertas aplicaciones, como las de bajo ruido y pequeña señal, los diseños de BGR ya no incluyen resistores; no obstante, la mayoría de estos diseños no entregan una tensión de referencia tan preciso pues la compensación ante la variación de temperatura es más difícil de realizar sin resistores [1], [18]. Los trabajos [1] y [18] no emplean resistores en sus BGR, sin embargo, logran mantener gran precisión en la tensión de referencia; sus resultados serán comparados en la Tabla 1: 8 Tabla 1.1 – Características y resultados de BGR sin resistores. Adaptado de [1] y [18]. [1] [18] Tensión de alimentación [V] [2; 5] 0.4 Rango de temperatura [°C] [-40; 125] [-60; 45] PSRR [dB] -61 - Coeficiente de temperatura [ppm/°C] 1.01 0.02 Tensión de referencia [V] 1.14 0.179 Consumo [μA] 33 - Tecnología [μm] 0.35 0.13 1.3.2. Compensación en la región de inversión débil del MOSFET También llamada compensación en la región subumbral, esta técnica requiere que el MOSFET opere en dicha región, donde se cumple que: ��� < ��� . La idea principal de esta técnica es aprovechar el comportamiento exponencial de los transistores CMOS en la región de inversión débil para compensar la dependencia no lineal con la temperatura que tiene la tensión base-emisor de un BJT [11]. Se han revisado tres trabajos [9], [10] y [11], los cuales serán comparados en la Tabla 1.2. De estos tres, [10] posee mejores resultados y será comparado posteriormente con las otras investigaciones. Tabla 1.2 – Características y resultados de los BGR en la región de inversión débil. Adaptado de [9], [10] y [11]. [9] [10] [11] Tensión de alimentación [V] 1.6 1.2 1.15 Rango de temperatura [°C] [0; 150] [-40; 120] [0; 100] PSRR [dB] -36 -80 -50.46 Coeficiente de temperatura [ppm/°C] 13.1 6.9 53.1 Tensión de referencia [V] 1.112 0.179 0.72 Consumo [μW] 288 0.1 0.58 Tecnología [μm] 0.13 0.18 0.09 9 1.3.3. Compensación mediante ajuste por partes En los trabajos [4] y [12], se busca implementar un BGR en un rango muy amplio de temperatura, lo cual suele ser una limitación en los BGR, debido a que la estabilidad se pierde en rangos amplios de temperatura. En estos trabajos, la compensación se realiza dividiendo el rango original de temperatura en rangos más cortos, ajustando las variaciones ante la temperatura en cada uno. 1.3.4. Compensación empleando el punto cero de coeficiente de temperatura Muchas de las tecnologías CMOS convencionales poseen el denominado punto cero de coeficiente de temperatura (ZTC point), un punto en donde la corriente de drenador del transistor se vuelve casi independiente de la temperatura, debido a la cancelación de la tensión umbral y la movilidad de portadores [22]. Los trabajos en [13], [20] y [22] emplean esta técnica en sus diseños. 1.3.5. Compensación con BiCMOS Los BiCMOS son transistores que integran las ventajas de las tecnologías bipolar y CMOS. Los BGR que emplean BiCMOS tienen ventajas sobre los que solo usan MOSFET, pues presentan mayor precisión en la tensión de referencia y un coeficiente de temperatura mucho menor [24]. En [17] se afirma que la mayor fuente de error en los BGR es el error de la tensión de offset del amplificador, dicho trabajo emplea un condensador conmutado diferencial para minimizar dicho error. 10 1.3.6. Comparación de características y resultados En la Tabla 1.3 se comparan los principales trabajos mencionados en el estado del arte, aquellos que destacan por la obtención de un valor óptimo de un resultado (color azul) en sus diseños. Tabla 1.3 – Comparación de resultados. Adaptado de [1], [10], [12], [13] y [17]. [1] [10] [12] [13] [17] Propuesto Tensión de alimentación [V] [2; 5] 1.2 1.3 0.8 5.2 ≤1.2 Rango de temperatura [°C] [-40; 125] [0; 100] [-40; 140] [-40; 125] [-40; 125] [-40; 85] PSRR [dB] -61 -50 -61.9 -87 -127 -60 Coeficiente de temperatura [ppm/°C] 1.01 53.1 1.67 5.6 3 30 Tensión de referencia [�V] 1140 723 547 428 3650 400 Disipación [μW] 66 0.58 50.4 13 3900 2 Tecnología [nm] 350 180 350 65 800 180 Al observar los resultados de los trabajos comparados, se puede observar que no es posible lograr que todos los parámetros alcancen un valor óptimo, dependiendo de la aplicación a la que se oriente el diseño se prioriza un parámetro. En esta tesis, se priorizará que la tensión de referencia sea menor a 1 V, así como que el coeficiente de temperatura sea menor a 30 ppm/ºC y se logre un PSRR de -60 dB, es decir que, por cada variación en una unidad en la tensión de alimentación, se logre una variación de la milésima parte en la tensión de referencia. 10 1.4. Justificación En base a lo expuesto, para aplicaciones de bajo tensión, se requiere un BGR con características que le permitan entregar una tensión de referencia menor a 1 V y que opere con una tensión de alimentación menor a 1.2 V. Las topologías clásicas de los BGR impiden que la tensión de referencia varíe significativamente de 1.2 V. Este trabajo de tesis propone un modelo solución basado en el trabajo de H. Banba et al. [29], con dicho circuito 1.5. Objetivos 1.5.1. Objetivo general • Diseñar y simular un circuito de tensión de referencia de 400 mV, con una tensión de alimentación de [1; 1.2] V. 1.5.2. Objetivos específicos • Analizar la topología convencional CMOS, para comprender su funcionamiento y sus inconvenientes. • Elegir una topología que permita resolver las deficiencias del circuito convencional CMOS • Diseñar el circuito de tensión de referencia empleando bandgap, tomando como base el circuito de H. Banba [29], analizando en DC y en pequeña señal. • Añadir los sub-circuitos de start-up y de polarización por réplica para mayor estabilidad. • Simular el circuito diseñado para comprobar su óptimo funcionamiento, con el software Cadence Virtuoso Analog Design Environment. 11 CAPÍTULO 2: Teoría sobre el BGR de bajo tensión En el presente capítulo se desarrollará el marco teórico sobre el circuito de tensión de referencia por bandgap (BGR) para realizar el diseño que se presentará en el tercer capítulo. 2.1. Circuito BGR CMOS convencional Para el desarrollo de este capítulo se analizará el circuito de la Figura 2.1.1, el cual permitirá comprender las etapas que permiten la generación de una tensión de referencia mediante bandgap. Figura 2.1.1. BGR CMOS convencional [6], [25]-[27] (Imagen propia) El circuito es alimentado con ���, entonces se polarizan los PMOS, generando dos corrientes iguales en las dos ramas, las cuales están estabilizadas por el amplificador de error, el cual garantiza que la diferencia entre �1 y �2 sea mínima (idealmente �1 = �2), esto permite que en �1 se pueda calcular la diferencia de los tensiones emisor-base de los BJT PNP, (1 + �2) determina el factor �1 de amplificación (ganancia del amplificador no inversor) de la tensión emisor-base de �2 para que 12 � Δ��� sea prácticamente independiente de la temperatura. La tensión de salida generado está dada por: � = � + (1 + �2) Δ� (2.1) ��� ��2 �1 �� � = � + (1 + �2) ��� ��2 �1 �� � ln(�) (2.2) 2.1.1. Tensión CTAT La tensión emisor-base del transistor �2 (BJT tipo PNP) se ha conectado cortocircuitando la juntura base-colector NP (ver Figura 2.2), de modo que el transistor funciona como un diodo, esto le permite al transistor bipolar operar en la región activa directa en todo momento. Un BJT en esta configuración tiene una tensión directo menor que un diodo común, además es menos susceptible a los incrementos en la corriente directa. En el circuito se emplean transistores BJT tipo PNP debido a que generan menos ruido que sus contrapartes NPN. Figura 2.1.2. Tensión emisor-base, conectado como diodo (Imagen propia) La tensión emisor-base es CTAT, pues posee un coeficiente de temperatura negativo, es decir, decrece con la temperatura; esto se demostrará a continuación (adaptado de [28]). La ecuación 2.1.1 describe la relación entre la tensión térmico (�� = 𝑘� ) y la tensión emisor-base: � �� � � ��� = � ln (� ) (2.1.1) 13 Donde �� es la corriente de colector e �� es la corriente de saturación. Esta expresión no está completamente expresada en función de la temperatura. Asumiendo que �� tiene variaciones despreciables, �� se expresa según la ecuación 2.1.2: 14 ��� ��� − � � ( �−� 3 𝑖 �� = 2 𝑖 (2.1.2) ���� Donde: � : Es la carga eléctrica del electrón �� : Es el área del emisor �� : Es el coeficiente de difusión para electrones �𝑖 : Es la concentración intrínseca de portadores �� : Es la concentración base de dopaje �� : Es el ancho de la región de emisor De todas estas variables, solamente �� y �𝑖 no son constantes, su dependencia con la temperatura puede ser modelada según: �� = �� � �� = �� � �� (2.1.3) � ��0 2 = �� 3� −( �� ) (2.1.4) Donde � y � son constantes, �� es la movilidad de los electrones y ��0 es el voltaje de bandgap del silicio extrapolado linealmente hasta el cero absoluto (0 K). Luego se tiene: � �� 0 � = �� � � � �� −( ) � � ) �� � �� � � � ��0 �� = � 𝛾 −( ) � � �� � 15 ( 2 .1.5) Se han agrupado todas las constantes en �, y 𝛾 = 4 − �. Se reemplaza (2.1.5) en (2.1.1): � ��0 �� � � � ( ) ��� = � ln ( � 𝛾 � �� ) �� � � � ��� = ��0 + � ln ( � 𝛾 ) (2.1.6) Se calcula la primera derivada con respecto a � para hallar su coeficiente de temperatura: 𝜕���| = � ln ( ) − ln ( 𝛾 𝛾 � ) (2.1.7) 𝜕� �� � �� � � 𝛾 �� � � �� � �𝛾+1 � 16 La ecuación (2.1.6) se puede escribir como: � � � � ��� −�� 0 � ln ( � 𝛾 ) = � (2.1.8) Al reemplazar (2.1.8) en (2.1.7), el coeficiente de temperatura se expresa como: 𝜕�� �| = ���−��0 − 𝛾 (2.1.9) 𝜕� �� � � Para valores de típicos de ��� = 600 mV, ��0 = 1.205 V, 𝛾 = 3.2, y T = 300 K, se tiene que: 𝜕�� �| = −2.01 mV − 0.28 mV ≈ −2 mV/°C 𝜕� �� K K El resultado es usualmente expresado como, 𝜕���/𝜕 = −2 mV/°C, valor que es distinto al obtenido en el capítulo 1. Debido a que el coeficiente de temperatura es un valor que depende de ��, tendrá un valor distinto según el �� con el que opere. 2.1.2. Tensión PTAT Si bien el ��� tiene un coeficiente de temperatura negativo, es posible obtener un coeficiente de temperatura positivo a partir de la diferencia de los ��� de �1 y �2. Figura 2.1.3. Diferencia de las tensiones emisor-base (Imagen propia) Debido al OPAMP, �1 = �2 = ���1, entonces a partir de (2.1.10), se obtiene la tensión en �1: �� � � 1 � � � � 2 17 � � � � ��1 = ���1 − ���2 = ln ( ) − �1 ln ( �2 ) = Δ��� (2.1.10) 18 � � � Por las propiedades de los logaritmos: �� � � 1 ��2 Δ��� = ln ( �1 ⋅ ) (2.1.11) �2 Para transistores integrados, la proporción de las corrientes de saturación es igual a la proporción del número de transistores BJT, e igual a la proporción "�" de las áreas de emisores: ��2 = ��𝐸 (2.1.12) ��1 �𝐸 Debido a que el circuito se diseña ��1 = ��2, entonces se tiene de (2.1.11) y (2.1.12): Δ��� = 𝜕Δ��� | �� � ln (�) = � ln(�) = 86.33 × 10−6 ln(�) V/°C (2.1.13) 𝜕� �� � 2.1.3. Espejo de corriente PMOS Es uno de los elementos más importantes en el circuito, su función es asegurar que �1 = �2 y que �1 = �2. Esta condición solo es posible para un solo valor de corriente, además el PMOS opera en inversión fuerte (una zona específica de la región de saturación), es decir ��� ≫ 0 y ��� ≥ |����|. Este espejo de corriente está conformado por 2 transistores PMOS cuyos parámetros son iguales. Figura 2.1.4. Espejo de corriente PMOS (Imagen propia) 19 � 𝑥 Los transistores PMOS deben operar en la región de saturación debido a que el valor de ��� es casi independiente de las variaciones de ���. Figura 2.1.5. ��� vs ��� (Imagen propia) A continuación, se justificará que �1 = �2: La corriente de source-drain (���) en inversión fuerte está descrita según la ecuación 2.3.1: 1 ′ � ��� = 2 ����𝑥 � [ (��� − |����|)2(1 + ����)] (2.1.14) Si se consideran despreciables los efectos de ��� y se considera que los parámetros de fabricación ��, � ′ y � son constantes, se tiene que: � ���1 = �(���1 − |����1|)2 (2.1.15) ���2 = �(���2 − |����2|)2 (2.1.16) En el contexto de los MOSFET, existe la denominada tensión de overdrive (overdrive voltage ���) [34], el cual se expresa como: ��� = ��� − ���� para NMOS y ��� = ��� − |����| para PMOS. Debido a que los parámetros son iguales: ����1 = ����2 (2.1.17) Además, el espejo se diseña uniendo los terminales gate para obtener: ���1 = ���2 (2.1.18) Entonces se tiene que: 20 ���1 − |����1| = ���2 − |����2| = ���1 = ���2 (2.1.19) 21 Al reemplazar (2.3.6) en (2.3.2) y (2.3.3) ���1 = �(���1)2 ���2 = �(���2)2 Por lo tanto: ���1 = ���2 2.1.4. OPAMP – amplificador de error (amplificador diferencial) Este amplificador genera una tensión basada en la diferencia de �+ y �−. El amplificador funciona con un bucle de realimentación. Mientras mayor sea su ganancia, mayor será su estabilidad ante variaciones en la tensión de alimentación. Este amplificador es de una sola etapa (single-stage) Figura 2.1.6. Amplificador de error de una etapa (Imagen propia) Esta configuración está compuesta por: un espejo de corriente �7 y �8, un par diferencial �5 y �6 y un sumidero de corriente (current sink) �4, el cual es un análogo de la fuente de corriente, solo que, en vez de “suministrar” corriente, la “extrae”. El amplificador de error entrega a los terminales gate una tensión de referencia (�� ) basada en la amplificación de la diferencia de �1 y �2 (error), entonces, mientras mayor sea la ganancia del opamp, mayor será la precisión de la tensión de referencia �� que genera, el cual está dado por: �� = �� = � ⋅ (|�2 − �1|) (2.1.20) 22 2 A continuación, se explicará cómo es que exactamente el amplificador de error logra reducir la diferencia de las corrientes de las ramas y así garantizar una copia de corriente estable. Para ejemplificar esta situación, se asumirá que la copia de corriente ideal se da cuando �2 = �1 y ���8 = ���7 = 0.7 V, en este caso las corrientes en ambas ramas son iguales. Sin embargo, debido a varios factores �2 y �1 no son exactamente iguales, por consiguiente, las corrientes en las ramas serán diferentes. Se presentan dos casos: �2 > �1 o �1 > �2. El aumento de �+ ocasiona que ���6 aumente, causando que la corriente de la rama izquierda sea mayor que la de la derecha. La disminución de la corriente en la rama derecha (����) ocasiona que ���7 disminuya significativamente (Figura 2.5), haciendo que la tensión de salida del opamp aumente de acuerdo con la ecuación 2.1.20. El caso contrario trae como consecuencia efectos opuestos. Se puede concluir entonces: Si: �2 > �1 ↑ ��𝑧� ↓ ���� ↓ ���7 ↑ �� Si: �2 < �1 ↓ ��𝑧� ↑ ���� ↑ ���7 ↓ �� Figura 2.1.7. Amplificador de error (Imagen propia) Nota: este es un ejemplo ilustrativo, 0.7 V no es el valor real. 23 2 ��1 ��2 2 2 2.1.5. Inconvenientes del BGR CMOS convencional • Las resistencias �2 y �′ no son iguales, por consiguiente � ≠ � , lo cual de acuerdo con la ecuación (2.3.1) ocasiona que: ���1 ≠ ���2. Figura 2.1.8. Errores introducidos debido a �′ ≠ � (Imagen propia) • Tensión de salida alrededor de 1.2 V debido a que, para mantener una tensión de referencia estable ante variaciones de la temperatura, los coeficientes empleados no permiten que el rango de dicha tensión varíe significativamente. • Tensión de alimentación mayor a 1.2 V 20 2 2.2. Circuito BGR CMOS de bajo tensión – Modelo solución Figura 2.2.1. BGR CMOS de bajo tensión. Adaptado de [29] (Imagen propia) Este circuito logra resolver los inconvenientes expuestos en la parte 2.1, está compuesto por los mismos elementos, además de dos modificaciones. En primer lugar �2 y �′ fueron trasladadas a los terminales �2 y �1 respectivamente, para que idealmente ���1 = ���2, mejorando así la precisión. Además, se añadió una rama (con un transistor �3), la cual es una extensión del espejo de corriente, entonces se tiene: ���1 = ���2 = ���3 → �1 = �2 = �3 (2.2.1) En el nodo �2, por la ley de corrientes de Kirchhoff: �2 = Δ ��� + �1 ���1 �2 1 �2 �2 = �2 (�1 Δ��� + ���1) (2.2.2) En la rama de la derecha se tiene que: ���� = �3�3 = �2�3 (2.2.3) 21 Finalmente se obtiene que: �3 �2 ���� = �2 (���1 + �1 𝛥���) (2.2.4) �3 �2 �� ���� = �2 (���1 + �1 � ln(�)) (2.2.5) Esta tensión de referencia posee un factor �3, el cual reduce la tensión de referencia convencional �2 de 1.2 V a una fracción de este, manteniendo la estabilidad ante la temperatura, pues la corriente PTAT es la corriente que circula por las ramas del espejo de corriente. 2.2.1. Justificación de la elección del modelo solución Además de cumplir con una tensión de alimentación inferior a 1.2 V y entregar una tensión de referencia de 518 mV, el circuito de Banba [3] fue elegido debido que sus resultados son bastante cercanos a trabajos más recientes. Sin embargo, la tensión de alimentación de dicho circuito se vio comprometido en su implementación debido a que los transistores PMOS tenían un ���� ≈ −1 V, haciendo que el BGR opere con un mínimo de 2.2 V. Por otro lado, el autor afirmó que si se optimizaban los valores de ���� ≈ −0.3 V, el circuito podía operar con 0.84 V. Tabla 2.1 – Comparación de resultados de topologías BGR de bajo tensión. Banba [3] 1999 Xinpeng [4] 2007 Jiang [13] 2017 Propuesto Tensión de alimentación [V] 2.2 0.9 0.8 <1.2 Rango de temperatura [°C] [27; 125] [0; 150] [-40; 125] [0; 100] PSRR [dB] - -55 -87 -60 Coeficiente de temperatura [ppm/°C] 119 40 5.6 30 Tensión de referencia [mV] 518 657 428 400 Potencia [μW] 1.85 47.3 13 − Tecnología [μm] 0.4 0.18 0.065 0.18 22 2.3. PSRR - Análisis de pequeña señal En esta sección, se analizará en pequeña señal el circuito de la propuesta de solución (Figura 2.8) para hallar la relación ����/���. Esta relación compara las variaciones de la tensión de salida respecto a las variaciones en la tensión de entrada. Previamente se explicarán versiones más simplificadas para comprender cómo varía la tensión de salida en función de resistores, tensión de alimentación, parámetros de los transistores, etc. Se irán añadiendo componentes y la complejidad de las ecuaciones obtenidas irá aumentando. Es importante recordar los modelos de pequeña señal de los MOSFET tipo n y tipo p: Figura 2.3.1. NMOS y su modelo de pequeña señal Figura 2.3.2. PMOS y su modelo de pequeña señal 2.3.1. Tensión de referencia con espejo de corriente Esta es la versión más simple del circuito de tensión de referencia. Se han eliminado varios resistores, los BJT y el amplificador operacional. En la Figura 3.8 se observa una fuente de corriente �0, esta simplificación permite modelar la dependencia que existe entre las variaciones en la tensión de salida (����) y las variaciones en la tensión source-gate (���). 23 Es importante destacar que �� y �� conforman un espejo de corriente, en donde �� se ha conectado como diodo (los terminales puerta y drenador se han unido) para que el transistor esté autopolarizado ��� = ���. Por consiguiente, la corriente ���� depende de ��� . Figura 2.3.3. Versión simplificada de un circuito de tensión de referencia A continuación, se presenta el modelo de pequeña señal, en donde se modela la fuente de corriente �0 como una resistencia �0. Es de vital importancia recordar que en pequeña señal se hace alusión a las variaciones de las fuentes de tensión o corriente. Por ejemplo ��� no es la fuente de tensión ���, sino las variaciones que se producen en ���. Figura 2.3.4. Modelo de pequeña señal del circuito de la Figura 2.9. 24 La fuente de corriente �0 puede modelarse de dos maneras, tal como se verá a continuación: i) Caso 1: Fuente de corriente ideal �0 con resistencia infinita �0 = ∞ → ��� = 0 → ��2��� = 0 ���� � Figura 2.3.5. Modelo de pequeña señal del caso ideal ���� ��� = �+� �2 , si ��2 ≫ �, entonces � �� ≈ 0 (2.3.1) Si la fuente de corriente es ideal (impedancia infinita), anula las variaciones producidas por ���. ii) Caso 2: Fuente de corriente �0 con resistencia finita �0 En la Figura 2.12, debido a que ��1��� se encuentra en los terminales S y G, se puede reemplazar por una resistencia de valor 1/��1. Figura 2.3.6. Modelo de pequeña señal del caso real (resistencia finita) 25 ��� ( �2 ( �2) ��� ��� ��1∥��1 = �0+��1∥ ��1 𝑟�1 1 +𝑔� 1 𝑟�1 = � + 𝑟�1 0 1+𝑔�1𝑟�1 Si ��1��1 ≫ 1, entonces: ��� ��� 1 𝑔� 1 = � + 1 0 𝑔�1 1 = 1+��1 �0 = 𝛼 (2.3.2) ��� = 𝛼��� Por la Ley de Corrientes de Kirchhoff (nodo D): ���� � = � �2 ��� + ���−� ��� ��2 (2.3.3) � 1 + � 1 �� 2 ) = ��2𝛼��� + ��� ��2 ���� ��� 1 = � � ∥ � ( ) + 1+��1�0 � �+� �2 (2.3.4) Se concluye que para las variaciones producidas por ��� sean mínimas, se requiere que la fuente 26 de corriente �0 tenga una resistencia �0 cuyo valor sea muy alto. 2.3.2. Tensión de referencia con opamp (amplificador de error) En esta sección se analizará ����/��� en el circuito de la propuesta de solución. En la figura 2.15 Figura 2.3.7. Modelo de pequeña señal del circuito de referencia con opamp 27 � � Figura 2.3.8. Modelo de pequeña señal, efectos del opamp. Las variaciones de corriente 𝑖, están dadas por: 𝑖 = ��(���) (2.3.5) 𝑖 = ��(��� − ���𝑖�) ��𝑖� = 𝑖(�2 − �1) (2.3.6) ��𝑖� = ��(��� − ���𝑖�)(�2 − �1) ��𝑖�(1 + ���(�2 − �1)) = ��(�2 − �1)��� ��𝑖 � = ��� ��(�2−�1) 1+���(�2−�1) (2.3.7) ��(�2−�1) ��𝑖� = 1+�� (�2−�1) ��� ��� = ��� − ���𝑖� (2.3.8) ���(�2−�1) ��� = ��� − 1+�� (�2−�1) ��� ���(�2−�1) ] 28 � ��� = ��� [1 − 1+�� (�2−�1) 29 ��� ��� 1 = 1+���(�2− �1) (2.3.9) Si � ≫ 1, entonces: ��� ��� 1 ≈ = ���(�2−�1 ) 1 𝑔� ( 𝑅2 − 𝑅1 ) � = 𝛼 (2.3.10) ��� = 𝛼��� Se comparan las expresiones obtenidas para 𝛼: Antes: 𝛼 = 1 1+� �1�0 Ahora: 𝛼 = 1 ��(�2−� 1) � Por lo tanto, debido al opamp, el valor del nuevo 𝛼 es al menos � veces menor que cuando solamente se emplea una fuente de corriente. Ahora se modela en pequeña señal la rama del transistor �3 Figura 2.3.9. Modelo de pequeña señal, efectos del opamp. Por la Ley de Corrientes de Kirchhoff: ���� �3 = � �3��� + ���−���� ��3 30 ��� ( ( 2 . 3.3) � 1 �3 1 + ��3 ) = ��2𝛼��� + ��� ��2 31 1 ���� ��� = � �3 (�3 ∥ ��3)𝛼 + �3 �3+� �3 (2.3.11) ���� = � �3 (�3 ∥ ��3) ( ) + � 3 (2.3.12) ��� ���(�2− �1) �3+��3 Es necesario aclarar que la ganancia del opamp varía con la frecuencia, pues se comporta como un filtro pasabajos. Antes de la frecuencia de ganancia unitaria el producto de la ganancia por la frecuencia se mantiene aproximadamente constante. A altas frecuencias la ganancia del opamp disminuye, por lo tanto, su capacidad de reducir el ruido y variaciones de la tensión de alimentación disminuyen. Por otro lado, se ha modelado el opamp como un amplificador ideal, sin embargo, el opamp también es susceptible a las variaciones de ���. En consecuencia, el opamp también tiene un PSRR asociado, es decir, ���� tiene una componente que depende de ���. Se debe recordar que el opamp entrega una tensión �� a los terminales gate de los transistores �1, �2 y �3. Por consiguiente, las variaciones en �� se denotan como ��. Figura 2.3.10. amplificador de error Entonces las variaciones en la salida del opamp se expresan como: �� = ���𝑖� + ���� (2.3.13) ��� = ��� − �� (2.3.14) Esto a su vez ocasiona variaciones en las corrientes �1, �2 e �3, las cuales se denotan con la letra i. Entonces se tiene: 32 𝑖 = ��(��� − ��) (2.3.15) 33 ��� = ��� 1−� 1+���(��− ��) = 𝛼 ( ) ��𝑖� = 𝑖(�� − ��) (2.3.16) ��𝑖� = (�� − ��)��(��� − ��) (2.3.17) Reemplazando 2.3.17 en 2.3.13: �� = �(�� − ��)��(��� − ��) + ���� ��� − ��� = �(�� − ��)����� + ���� ���(1 − �) = [1 + ���(�� − ��)]��� (2.3.18) Por lo tanto, el factor de rechazo a la fuente de alimentación (PSRR) está dado por: ���� ��� = � �3 (�3 ∥ ��3)𝛼 + �3 �3+� �3 ���� 1 −� = � �3 �3 ∥ ��3 ( ) + � 3 (2.3.19) ��� 1+���(��− ��) �3+��3 2.3.3. PSRR del amplificador operacional Se desarrollará el modelo en pequeña señal del amplificador operacional, para determinar su susceptibilidad a las variaciones en ���. 34 Figura 2.3.11. Amplificador de error 30 � 8 Para este desarrollo se están despreciando las variaciones producidas por ��� en los transistores �5 y �6. Asímismo, se está asumiendo que �7 = �8, �5 = �6 y que ��4 se puede expresar equivalentemente como: Figura 2.3.12. Modelo de pequeña señal del amplificador de error ���8 = 1+� 1 � +2� ��� (2.3.20) �8( �6 �4 Aplicando la Ley de corrientes de Kirchhoff ���−� ��� ��7 1 + ���8��7 = � �7 ���� (��5+2�� 4) ] = � [ 1 + 1 ] (2.3.21) ��� [��7 + 1+� (��6+2�� 4) �� � �� 2 (��5+2��4) ���� 1 [ + ) 30 𝑔�7 ] = 𝑟�2 1+𝑔�8(𝑟�6+2𝑟� 4) = � (2.3.22) ��� [ 1 𝑟�2 + 1 ] (𝑟�5+2𝑟�4) La expresión B tiende a 1 si ��4, ��5 y ��6 son valores grandes. Para que el amplificador operacional tenga ramas simétricas, se debe cumplir que: ��5 = ��6, ��7 = ��8 y ��7 = ��8. Por lo tanto, si � → 1, entonces la ecuación 2.3.19 tiende a ser ideal, tal como la ecuación 2.3.1 31 ( ) � ���� 1 −� = � �3 �3 ∥ ��3 ( ) + �3 ��� 1+���(��− ��) �3+��3 ���� ��� �3 = �3+� �3 ���� (2.3.23) En conclusión, si ��3 ≫ �, entonces ≈ 0 �� 32 CAPÍTULO 3: Diseño del circuito 3.1. Selección del número de transistores bipolares En el capítulo 2, se mencionó que � es la proporción entre las áreas de emisores de los transistores �1 y �2. Esta proporción es equivalente al número de transistores colocados en paralelo en �2, considerar que en �1 solo se coloca un transistor. � = ��2 = número de transistores en �2 (3.1.1) ��1 1 Es posible optimizar el funcionamiento de un circuito, cortando las partes irregulares con un láser (laser trimming), sin embargo, este procedimiento es costoso. Por lo tanto, el diseño del layout de los transistores BJT debe ser planificado para que su funcionamiento reduzca el error debido a la fabricación. Una configuración de forma cuadrada con �1 en el centro, permite reducir los errores en la proporción de áreas de emisor [31]. En la Figura 3.1 se observa un arreglo donde � = 8. Figura 3.1.1. Arreglo que permite minimizar los errores debido al área (Imagen propia) En la ecuación 3.2, se tiene el coeficiente de temperatura de la tensión PTAT, el cuál debe contraponerse a los −2 mV/°C de la tensión CTAT. Se diseñan �2, �1, de modo que �2/�1 amplifica el factor 𝑘 ln(�), para así reducir el valor de n y así igualar la expresión a 2 mV/°C, sin � 33 embargo, �2/�1 también amplifica el offset producido por el opamp y el área (a mayor valor de resistencias, mayor área). En la tabla 3.1 se tiene una comparación del aumento de estos valores. �2 ⋅ 𝜕Δ�𝐸𝐵 = �2 ⋅ 𝑘 ln(�) = 2 mV/°C (3.1.2) �1 𝜕 �1 � Tabla 3.1 – Valores obtenidos al variar �. A partir de los valores obtenidos en la Tabla 3.1, se analizan las variaciones, para cuantificar qué variación es más significativa y, por tanto, más eficiente. Δ� se está definiendo como 𝑥(𝑎𝑐��𝑎� ). 𝑥�=8 Tabla 3.2 – Comparación de las variaciones de los parámetros. Δ� Δ ln(n) ΔÁrea ΔAoffset 300% 153% 280% 65% 600% 186% 550% 54% 1000% 211% 910% 47% Se tiene que ln(�) aumenta en un 153%, sin embargo, no crece en la misma proporción que �. Por otro lado, el área aumenta en un 280% y ante mayores valores de �, su crecimiento sí va en la misma proporción, pues de � = 24 a � = 48, el área va de 280% a 550%, prácticamente también se ha duplicado. Con � = 24, ������� se reduce al 65%, y a medida que � aumenta, no disminuye n ln(n) Área (μm2) Amplificación de offset 8 2.079 3364 11.141 24 3.178 9409 7.289 48 3.871 18496 5.984 80 4.382 30625 5.287 34 � significativamente. Por lo tanto, se concluye que el valor de � = 24 permite obtener los resultados más significativos. 3.2. 𝑰𝑷�𝑨� – Cálculo de �� Para diseñar el valor de la resistencia �1, se empezará bajo la condición de que la corriente PTAT sea de 1 μA, un valor que permite un bajo consumo de energía y está dentro del rango de valores de acuerdo con los trabajos revisados en el estado del arte. Figura 3.2.1. Relación entre ����� y �1 (Imagen propia) Como se vio en el capítulo 2, la tensión en �1 está descrito según: Δ��� = �� � ln (�) (3.2.1) Sea ����� la corriente que entrega el espejo de corriente, en �1 se tiene: �� ln(�) ����� = �1 (3.2.2) A una temperatura ambiente de 27º C (300 K) y con � = 24, se tiene que: 1 μA = 0,0259⋅3,178 �1 (3.2.3) Por lo tanto: 35 �1 = 82.3 �Ω (3.2.4) 36 El objetivo es lograr un valor de ����� que sea lo menor posible, sin embargo, reducir ����� implica aumentar �1 y, por consiguiente, su área. 3.3. Diseño del espejo de corriente principal En base al valor de ����� = 1 μA, se diseña el espejo de corriente PMOS para que en cada rama entregue 1 μA. En la Tabla 3.3 se encuentran los parámetros de los procesos CMOS para TSMC 180 nm (Taiwan Semiconductor Manufacturing Company). Tabla 3.3 – Parámetros de procesos CMOS para TSMC 180 nm. PMOS � (μm) � (μm) ��� (V) �� (μA/V2) 10 2 443,2 70,7 10 5 429 70,1 10 10 424,3 69,7 En base al valor de �����, se diseña el espejo de corriente PMOS para que en cada rama haya una corriente de 1 μA. En base a la Tabla 3.3, se elige �� = 70 μA/V2, además se diseña el circuito con un ��� = 150 ��, para que los PMOS se encuentren en la región de inversión fuerte y así la dependencia de ��� con ��� sea mínima. 1 ′ � ��� = 2 ����𝑥 � [ (��� − |����|)2(1 + ����)] (3.3.1) 37 Figura 3.3.1. Espejo de corriente PMOS (Imagen propia) El factor (1 + ����) produce modulación de longitud de canal, sus efectos se están despreciando. Al reemplazar los valores se tiene: 1 μA = 1 (70 μA � [(150 mV)2] (3.3.2) 2 V2 ) � Luego, se despeja �/�: � = 1.27 ≈ 1.2 � Elegir �/� ≈ 1.2, es indistinto de elegir 1.3, pues el objetivo de este cálculo es apreciar el comportamiento del circuito ante los efectos de dicho factor. Con �/� = 1.2 o 1.3 se introduce un error debido a que la ecuación 3.3.1 no incluye todos los parámetros que el simulador sí. A causa de los efectos de fabricación ����1 ≠ ����2 (mismatch ��� ), por lo que �1 ≠ �2, no obstante, las corrientes tienen un valor bastante cercano (cuatro decimales de precisión), lo cual se comprobará en las simulaciones. 3.3.1. Simulación de 𝑰𝑷�𝑨� 38 Rama izquierda (�1) Rama derecha (�2) En la Figura 3.4 se tiene la simulación de �����, en vista de que ante distintos valores de ��� habrá distintos valores en las ramas del espejo de corriente, se concluye que el circuito operará apropiadamente en un solo punto. Figura 3.3.2. �1 y �2 vs ����� PMOS (Cadence Virtuoso) 3.3.2. Simulaciones del punto de operación Esta primera simulación se realizó con el valor calculado del factor �/� = 1.2 Figura 3.3.3. Punto de operación con �/� = 1.2 (Cadence Virtuoso) A continuación, se resumen los resultados de esta simulación. Tabla 3.4 – Resultados de la simulación con �/� = 1.2. 39 2 ��� = 1.02 μA ��� = 1.02 μA ��� = 581.99 mV ��� = 581.99 mV |����| = 466.43 mV |����| = 466.43 mV ��� = 115.56 mV ��� = 115.56 mV Se observa que el valor de ��� = 115.56 mV ≠ 150 mV, esto se debe a que el simulador considera más parámetros que la ecuación 3.3.1. Para obtener ��� = 150 mV, solo hace falta recalcular �/�. De acuerdo con la ecuación 3.3.1, si la corriente permanece constante, es posible establecer la siguiente relación: �2 �/� ��2 = (3.3.2) ���1 1502 115.562 �′ �′/�′ = 1 .2 (3.3.3) �′/�′ �′ = 0.71 ≈ 0.7 (3.3.4) Con este nuevo valor, se vuelve a simular el circuito. 40 Figura 3.3.4. Punto de operación con �/� = 0.7 (Cadence Virtuoso) Tabla 3.5 – Resultados de la simulación con �/� = 0.7. Rama izquierda (�1) Rama derecha (�2) ��� = 1.02 μA ��� = 1.02 μA ��� = 619.35 mV ��� = 619.35 mV |����| = 466.43 mV |����| = 466.43 mV ��� = 153.02 mV ��� = 153.02 mV Con este nuevo valor de �/�, sí se obtiene el ��� que se calculó, esto debido a que la relación cuadrática es mucho más preponderante. 3.4. Determinación de ��/�� 40 +� � ln(�)) 1 + | � Para poder calcular �2, es necesario obtener la relación �2/�1. Como se describió en el capítulo 1, el circuito de tensión de referencia por bandgap busca cancelar dos coeficientes de temperatura. Se emplearán las ecuaciones 2.1.9 y 2.1.13 y 2.2.5 para igualar los tensiones PTAT y CTAT y calcular �2/�1. �3 �2 �� ���� = �2 (���1 + �1 � ln(�)) Se deriva respecto a T y se iguala a 0, implicando que los coeficientes de temperatura se cancelan. 𝜕(���1 � 2 �� 𝜕 = 0 (3.4.1) 𝜕��� 1| �2 𝜕Δ��� = 0 𝜕� �� �1 𝜕� �� [ ���1 −��0 − 𝛾 ] + [ �2 � � � �1 � ln (�)] = 0 Considerando que ���1 = 635 mV (de acuerdo con las simulaciones), ��0 = 1.205 V, � = 300 K, q ≈ 1.6 ⋅ 10−19 C, � ≈ 1.38 ⋅ 10−23 J/K) , 𝛾 = 3.2, � = 24. 0.635−1.205 (3.2)(1.38⋅10 −23 ) �2 (1.38⋅10 −23 )(3.178) [ 300 − 1.6⋅10 −19 ] + [ 1 1.6⋅10 −19 ] = 0 �2 = 7.94 (3.4.2) �1 Para verificar este resultado, se simulará el TC (coeficiente de temperatura) vs. �2/�1. Se observa (Figura 3.4.1) que el coeficiente de temperatura alcanza un valor mínimo de 7.801 ppm/°C cuando �2/�1 = 7.512. El coeficiente de temperatura en la realidad siempre tiene un valor distinto de cero. Se observa que el valor de la simulación es muy cercano al calculado 40 matemáticamente, la diferencia existente puede deberse a los parámetros adicionales que el simulador considera. 41 3.5. 𝑰��𝑨� – Cálculo de �� Figura 3.4.1. TC vs �2/�1 Con la relación �2/�1 = 7.525, se calcula �2, pues el valor de �1 ≈ 80 �Ω �2 = (7.525)(80 ⋅ 103) ≈ 602 �Ω (3.5.1) Luego se simulan las corrientes ����� e ����� (Figura 3.5.1) ����� ����� Figura 3.5.1. ����� � ����� vs temperatura 42 Se observa que aproximadamente a 27 °C alcanzan el mismo valor (el coeficiente de temperatura se cancela). ������ Figura 3.5.2. ������ vs temperatura En la gráfica se observa que ������ = 2.0459 uA, este valor nos permitirá escalar el factor �/� determinado en la sección (3.3.2), el cual corresponde a los transistores del espejo de corriente principal. En la ecuación 3.3.4 se obtuvo que �1/�1 = 0.7, este valor fue diseñado para una corriente de 1 μA, sin embargo, la corriente que circula en cada rama es ������ = 2.0459 μA. La ecuación del PMOS en la región de saturación describe la proporción entre (�/�) e ���. 1 ′ � ��� = 2 ����𝑥 �1 � (��� − |����|)2 , entonces se tiene: 1 �� → �1 = 0.7 �1 −6 2.091 �� → �1 = (0.7)(2.0459 ⋅ 10 ) = 1.43213 ∴ �1 ≈ 1.5 (3.5.2) �1 43 3.6. Diseño del amplificador operacional (amplificador de error – amplificador diferencial) En las Figuras 3.5 y 3.6 se observa que la tensión en el drenador de los PMOS es 636 mV, 637 mV. En las nuevas simulaciones la tensión es 635 mV, este valor permite calcular los rangos de las tensiones de los MOSFET del opamp para que operen en la región de saturación con un margen que les permita mantenerse estables. Figura 3.6.1. Amplificador de error de una etapa (amplificador diferencial) (Imagen propia) En trabajos como [11], la topología de los amplificadores de error de una etapa (single-stage) está dada por: una fuente de corriente PMOS en la parte superior, seguido del par diferencial PMOS y en la parte inferior un espejo de corriente NMOS, debido a que el rango de valores que puede tomar �1 es más amplio sin salir de la región de saturación. Sin embargo, para el propósito del amplificador operacional de esta tesis, la topología que se ha empleado permite aumentar el PSRR, tal como se demostró en la ecuación 2.3.19. en el capítulo 2. Esta topología puede encontrarse en trabajos como [35] y [36]. 44 3.6.1. Elección de 𝑽��𝑨� A partir de las simulaciones del punto de operación en la sección 3.3.2, se pudo determinar que: ��� = 635 mV. Teniendo en cuenta la relación: �����4 + ���6 < 635 mV. Los transistores �6, �5 y �4 deben diseñarse de modo que permanezcan en la región de saturación. De acuerdo con trabajos revisados en el estado del arte 3.6.2. Diseño del par diferencial Figura 3.6.2. amplificador de error basado en un par diferencial (Imagen propia) Entonces se tiene que: ���6 + 150 < 635 (3.6.1) ���6 < 485 Por lo tanto, para que el transistor tenga un margen de tensión que le permita mantenerse estable en la región de saturación, arbitrariamente se elige: ���6 = 400 �� 45 Con este valor se tiene un margen de 85 �� y se mejora el PSRR. 46 Con la ecuación 3.6.2 se calculará la relación ��/���, considerando ��� = 480 mV se tiene: ���6 − ��� = 400 mV − 480 mV = −80 �� ��6 ���6 2 = ���− ��� (3.6.2) ��6 ���6 = 0.025 � −1 Para verificar este resultado se tabulan valores (Tabla 3.6) en el simulador para hallar ��/��� con más precisión. Tabla 3.6 – Simulación de parámetros de transistores a distintos ����� � � ��� − ��� (mV) ��/�� (V−1) ����� (mV) 20,00 1 -142,98 26,71 45,62 10,00 2 -84,82 23,41 50,83 6,67 3 -48,56 21,04 59,22 5,00 4 -19,96 19,09 68,63 4,00 5 4,60 17,39 78,59 3,33 6 26,66 15,91 88,87 2,86 7 47,02 14,62 99,32 2,50 8 66,23 13,49 109,91 2,22 9 84,62 12,49 120,62 2,00 10 102,43 11,61 131,43 1,82 11 119,56 10,83 142,26 1,67 12 136,40 10,14 153,20 1,54 13 152,96 9,51 164,19 1,43 14 169,39 8,95 175,29 1,33 15 185,52 8,44 186,35 1,25 16 201,54 7,98 197,46 1,18 17 217,34 7,57 208,91 1,11 18 233,02 7,19 220,54 1,05 19 248,64 6,85 232,24 47 A partir de la Tabla 3.6, para un ��� − ��� = −80 mV, se tiene que: ��6 ���6 ≈ 23 V−1 El valor teórico coincide con el simulado. A mayores valores de transconductancia el ruido disminuye, y el ancho de banda aumenta. La frecuencia de corte del opamp está definida por: � �6 2𝜋 = � , entonces: � ��6 2𝜋(250 fF) = 1 MHz ��6 = 1.57 μS = ��5 ��6 𝑔�6 𝐼��6 1.57⋅10−6 = = 68 nA 23 ���6 = 68 nA Entonces la corriente en el transistor �4 es el doble: ����� = 136 nA = ���4 Cualquier corriente mayor, dará mejores resultados, por lo tanto: ����� = 150 nA (3.6.3) Por criterios de layout para compensación de mismatch, no se puede tener una relación tan grande en los espejos de corriente. En el espejo de corriente principal se tiene 2 μA en cada rama, esto significa que, si se tuviera una corriente de 150 nA, entonces la relación del número de transistores para ese escalamiento en la copia de corriente debería ser de: 2 μA 150 nA ≈ 14 48 Por consiguiente, en la rama de menor corriente habría 1 transistor y 14 transistores en la rama de mayor corriente. Esto ocasiona malos resultados debido al mismatch de los transistores, además de ocasionar problemas en el layout. Por consiguiente, se escalará ����� a 500 nA, reduciendo la relación a 8. Mediante simulaciones, se puede obtener la relación entre ��6 y �6, asumiendo un �6 = 1 μm ��6 = ��5: Transistores del par diferencial Figura 3.6.3. Transistores del par diferencial vs ancho de canal (W) (Imagen propia) �6 = 2.18 �6 Por lo tanto, si �6 = 1 μm, entonces: �6 = 2.18 μm 49 3.6.3. Diseño del current sink del amplificador operacional A partir de la Tabla, y considerando que ������ = 150 mV �� ��� ≈ 9.5 V−1 �� = 9.5 ⋅ 150 n = 1.425 μS ��4: Transistor del sumidero de corriente (current sink) Figura 3.6.4. Transistor del sumidero de corriente (Imagen propia) A partir del gráfico se obtiene: �4 = 0.75 μm 3.6.4. Diseño del espejo de corriente En el diseño del current sink se obtuvo que ����� = 500 nA, entonces en cada rama del opamp se tendrá 250 nA. Además, en la sección 3.5 se obtuvo que �1/�1 = 1.5, sin embargo, este valor correspondía para un ����� = 150 nA, para corresponder este escalamiento en corriente, se debe escalar �/�, según: 50 �����2 = 500 = 10 ���� �1 �1 150 3 10 = �1 3 ⋅ 1.5 = 5 En las simulaciones se verificó que �1/�1 = 4 permite obtener valores más cercanos a los diseñados. Es importante mencionar que debido a que la corriente tiene un factor de escalamiento de 8:1, se colocan 8 transistores en paralelo para generar el mismo efecto que colocar un transistor con un W 8 veces mayor. Con estas consideraciones, se obtiene: Para el espejo de corriente principal �1, �2: �1 = �2 = 5 μm, multiplier = 8 (8 transistores en paralelo) �1 = �2 = 10 μm Para el espejo de corriente del opamp: �8, �7: �8 = �7 = 5 μm �8 = �7 = 10 μm 3.7. Diseño del subcircuito de Start-up El propósito del subcircuito de start-up es llevar al circuito al punto de operación, cuando el circuito funciona apropiadamente, el start-up deja de realizar su función. Cuando el circuito completo se energiza, la tensión de gate del espejo de corriente aumenta su valor desde 0, cuando esta tensión alcanza un valor demasiado alto, el circuito de start-up hace que. En el momento en que el circuito se energiza, la tensión de gate aumenta hasta que alcanza un valor elevado, el circuito de start-up hace que el transistor �16 entre en la región de corte para que la tensión de gate disminuya y se llegue al punto de operación. Los transistores �14 y �15 actúan como resistencias de pulldown. Finalmente, el PMOS �13 regula la tensión de gate del espejo de corriente principal. 50 �16 = 1.1 μm �16 = 3 μm �14 = �15 = 0.5 μm �14 = �15 = 18 μm �13 = 5 μm �13 = 1 μm 3.8. Diseño del subcircuito de polarización por réplica (Replica biasing circuit) Funciona de manera similar a una configuración de espejo cascodo, busca colocar en los drenadores del espejo de corriente del current sink (transistores �4 y �9) los mismos tensiones para que la copia de corriente tenga más precisión. Debido a que el subcircuito busca replicar el ��� obtiene ese nombre. Por consiguiente, los transistores �10 y �11 deben tener las mismas dimensiones que �5 y �6. De manera similar �9 y �4 deben tener las mimas dimensiones. Sin embargo, esto es cierto si se desea que las corrientes del espejo estén en la proporción 1:1. En este caso, se hará que las corrientes estén en la relación de 2:1 (�9 respecto a �4). Las dimensiones de �4 fueron halladas en la sección 3.6.3 �4 = 0.75 μm �4 = 1 μm En la sección 3.6.4 se concluyó que el factor de escalamiento 10/3, entonces: �4 = 0.75 ⋅ �4 = 1 μm 10 3 = 2.5 μm ≈ 3 μm Se está escalando, manteniendo L constante para no reducir el valor de �� pues para tener un PSRR elevado, �� debe ser un valor grande. 51 3 Para �9, se busca que la corriente que conduce sea el doble de la corriente de �4, entonces esto se resuelve colocando en el software Cadence Virtuoso un factor de multiplier=2, lo cual significa colocar 2 transistores en paralelo. Las dimensiones de �9 son las mismas de �4: �9 = 3 μm �9 = 1 μm De igual modo �10 y �11 tienen las mismas dimensiones que �5 y �6 con un multiplier=2. Sin embargo, debido al escalamiento que se hizo debido a �����, primero las dimensiones deben escalarse por 10/3, entonces de la sección 3.6.2: �6 = (2.18 μm) ⋅ 10 3 = 7.27 μm ≈ 8 μm �6 = 1 μm Sin embargo, se utilizará un �6 = 4 μm con un multiplier=2, por lo tanto, se tiene que: �5 = �6 = �10 = �11 = 4 μm �5 = �6 = �10 = �11 = 1 μm 3.9. Diseño del Filtro Pasa Bajo en la salida Tal como se mencionó en el capítulo 1, el PSRR decae a altas frecuencias, por lo que una solución común es filtrar la tensión de salida con un filtro pasa bajo. En base a la revisión de los trabajos del estado del arte, la frecuencia en la que el PSRR obtiene su mínimo valor se encuentra entre 100 KHz y 1 MHz. En el circuito de esta tesis, el mínimo valor se alcanzó a 165 kHz. 1 �� = 2𝜋(� 1 )� → 165 kHz = 2𝜋(387.441 kΩ)� � = 2.48 ⋅ 10−12 F = 2.48 pF ≈ 2.51867 pF La capacitancia en Cadence se obtiene dimensionando longitudes de metal y óxido, de modo que el valor más cercano es 2.51867 pF 52 3.10. Dimensiones finales de los transistores CMOS Luego del proceso de diseño, se tiene a continuación las dimensiones de los transistores: Tabla 3.7 – Dimensiones de los transistores No. Tipo � (μm) � (μm) Multiplier (M) �1 PMOS 5 10 8 �2 PMOS 5 10 8 �3 PMOS 5 10 4 �4 NMOS 3 1 1 �5 NMOS 4 1 2 �6 NMOS 4 1 2 �7 PMOS 5 10 1 �8 PMOS 5 10 1 �9 NMOS 3 1 2 �10 NMOS 4 1 4 �11 NMOS 4 1 4 �12 PMOS 5 10 4 �13 PMOS 5 1 1 �14 NMOS 0.5 18 1 �15 NMOS 0.5 18 1 �16 PMOS 1.1 3 1 Nota: Para el circuito que opera nominalmente a 1 V, se realizaron modificaciones que permiten aumentar el PSRR con 1 V de alimentación. Se aumentaron ��4 y ��9 de 1 μm a 4 μm y el multiplier de �9 se aumentó de 2 a 4. 3.11. Circuito esquemático final A continuación, se tiene el circuito esquemático de la solución propuesta, se detallan todas las conexiones y junto a las dimensiones de la tabla anterior, se puede simular el circuito. Figura 3.11.1. Circuito Esquemático Final (Imagen propia) 53 CAPÍTULO 4: Simulaciones y resultados En este capítulo se realizarán simulaciones para obtener los rangos de valores de la tensión de referencia, así como el coeficiente de temperatura y PSRR asociados. Existen tres tipos de simulaciones que convencionalmente son requeridas: corners, Montecarlo - mismatch y Montecarlo – process. Simulación de corners: consiste en elegir los componentes del circuito y llevarlos a ciertas condiciones de fabricación extremas, si el circuito está correctamente diseñado para funcionar incluso dentro de estos márgenes, es posible que lo haga más lento o rápido, si por el contrario no funciona en lo absoluto, es porque el diseño es inadecuado. Simulaciones de Montecarlo: corresponden a distribuciones estadísticas, las cuales analizan las variaciones producidas por mismatch y por procesos. El término mismatch hace referencia a la desigualdad de parámetros en componentes locales (en un chip), por ejemplo, los transistores en un espejo de corriente. Las variaciones por mismatch pueden considerarse como diferencia de parámetros a nivel interno de un circuito. Por otra parte, están las variaciones producidas por procesos (Montecarlo – process), las cuales son ocasionadas por las diferencias de parámetros de componentes cuando se comparan dos o más circuitos de un mismo lote (el mismo circuito), es decir, las diferencias de parámetros son de circuito a circuito (chip a chip). También se realizarán las simulaciones ante un rango de valores de ��� y finalmente análisis transitorios para ver la respuesta del circuito en el tiempo. Las simulaciones se realizarán con el software Cadence Virtuoso Analog Design Environment con el simulador Spectre. 54 Slow Typical Fast 4.1. Simulaciones con 1.2 V de alimentación 4.1.1. Simulaciones de corners En esta simulación se busca que el circuito diseñado sea simulado para operar en corners: SS (slow-slow), TT y FF (fast-fast), en el rango de temperatura de [−40; 85] °C. Se simularon ���� vs. � y PSRR vs. � a) 𝑽��� vs � @ 𝑽�� = �. � 𝐕 Figura 4.1.1. ���� vs. � en 9 corners: SS-TT-FF a −40, 27 y 85 °C En la Figura 4.1.1 se observa que el ���� mínimo es 400.658 mV y el valor máximo es 403.13 mV, también se obtuvieron los valores mínimo y máximo del coeficiente de temperatura, siendo estos 7.14 y 19.93 ppm/°C respectivamente. 55 Slow Typical Fast b) 𝐏��� vs 𝒇 @ 𝑽�� = �. � 𝐕 Figura 4.1.2. PSRR vs. � en 9 corners: slowest-typical-fastest a −40, 27 � 85 °C En la Figura 4.1.2 se observan los valores obtenidos en los corners previamente mencionados, en cada uno las pruebas se hicieron en tres temperaturas: -40, 27 y 85 ºC. Se obtuvo que los valores de PSRR mínimo y máximo son -60.14 y -75.93 respectivamente. En los corners FF y SS, se nota que que el PSRR ha aumentado y disminuido respecto del funcionamiento típico, esto es debido a la respuesta de los transistores en esos corners, dado que en FF responden más rápido y en SS más lento, permitiéndoles responder más o menos rápido ante las variaciones producidas en la fuente de alimentación. Los valores obtenidos en las posteriores simulaciones (a 1.2 V) deberían estar comprendidos en el rango cuyos valores extremos son delimitados por las pruebas de corners. 56 4.1.2. Simulaciones de Montecarlo – mismatch a) 𝑽��� vs � @ 𝑽�� = �. � 𝐕 Figura 4.1.3. ���� vs. � con variaciones ocasionadas por mismatch A partir de la Figura 4.1.3, se observa que los valores mínimo y máximo de la tensión de referencia son 390.67 y 411.47 mV respectivamente, se puede notar, además, que la mayoría de las gráficas se encuentran entre 400 y 405 mV, indicando que es más probable encontrar valores cercanos al nominal. Para visualizar mejor la distribución estadística, se elaboró, un histograma, el cual también calcula la desviación estándar y la media. 57 b) Histograma de 𝑽��� @ 𝑽�� = �. � 𝐕 Figura 4.1.4. Histograma de ���� – mismatch En la Figura 4.1.4 se tiene el histograma de la simulación de Montecarlo para ����, en donde la media es de 402.4 mV, este gráfico prueba que la mayoría de los valores de ���� están concentrados alrededor de 402 mV, se puede observar una distribución normal. 58 c) Histograma de TC @ 𝑽�� = �. � 𝐕 Figura 4.1.5. Histograma del coeficiente de temperatura (TC) - mismatch En la Figura 4.1.5, se observa que la distribución está sesgada hacia la izquierda. Esto en parte se debe a que, dada una cantidad de muestras, es poco probable que los valores de TC sean mucho menores que el valor nominal simulado de 7.51 ppm/ºC, ya que para reducir significativamente el TC haría falta que el circuito fuese diseñado con otros parámetros. 59 d) 𝐏��� vs 𝒇 @ 𝑽�� = �. � 𝐕 Figura 4.1.6. PSRR vs. � con variaciones ocasionadas por mismatch En la Figura 4.1.6, se tiene la gráfica del PSRR vs la frecuencia, tal como se mencionó en la sección de definiciones en el capítulo 1, esta gráfica nos indica el rechazo que presenta el circuito hacia el ruido de la fuente de alimentación. Se observa que, en baja frecuencia, el PSRR mínimo es de -65.94 dB y el máximo de -70.26 dB, en alta frecuencia cae hasta un mínimo de -30.88 dB 60 e) Histograma de 𝐏��� @ 𝑽�� = �. � 𝐕 Figura 4.1.7. Histograma del PSRR – mismatch En la Figura 4.1.7, se tiene el histograma del PSRR, se puede observar que sigue una distribución normal y que los valores mínimo y máximo son mayores a los -60 dB propuestos. 61 4.1.3. Simulaciones de Montecarlo - process a) 𝑽��� vs � @ 𝑽�� = �. � 𝐕 Figura 4.1.8. ���� vs. � con variaciones ocasionadas por process A partir de la Figura 4.1.8, se observa que los valores mínimo y máximo de la tensión de referencia son 401.87 y 402.29 mV respectivamente, a diferencia del Montecarlo por mismatch, aquí se observa que la dispersión de ���� es menor, pues los valores mínimo y máximo apenas se diferencian por 0.42 mV. Esto se debe a que las variaciones por mismatch al ser de componentes locales, son mucho más perjudiciales, por ejemplo, un espejo de corriente al depender tanto de la similitud de sus transistores, se aleja de su comportamiento ideal notoriamente al ser sometido a variaciones por mismatch, mientras que en process al variar los transistores de circuito a circuito (manteniendo los mismos parámetros de configuración a nivel local) permiten que la diferencia sea mínima, tal como se confirma en la gráfica. 62 b) Histograma de 𝑽��� @ 𝑽�� = �. � 𝐕 Figura 4.1.9. Histograma de ���� – process En la Figura 4.1.9 se tiene el histograma de la simulación de Montecarlo para ����, en donde la media es de 401.93 mV, se observa una distribución normal con una dispersión muy baja de solo 69.04 μV. Como se mencionó anteriormente, esto se debe a que las variaciones por process al no variar los parámetros de los transistores localmente, permiten que los espejos de corriente funcionen adecuadamente, mientras que en las variaciones por mismatch, las diferencias locales de los parámetros de los transistores ocasionan una amplia diferencia en el ���� de cada muestra. 63 c) Histograma de TC @ 𝑽�� = �. � 𝐕 Figura 4.1.10. Histograma del coeficiente de temperatura (TC) – process En la Figura 4.1.10, se observa que la distribución está sesgada hacia la izquierda. Esto en parte se debe a que, dada una cantidad de muestras, es poco probable que los valores de TC sean mucho menores que el valor nominal simulado de 7.51 ppm/ºC, ya que para reducir significativamente el TC haría falta que el circuito fuese diseñado con otros parámetros. 64 d) 𝐏��� vs 𝒇 @ 𝑽�� = �. � 𝐕 Figura 4.1.11. PSRR vs. � con variaciones ocasionadas por process En la Figura 4.1.11, se tiene la gráfica del PSRR vs la frecuencia, tal como se mencionó en la sección de definiciones en el capítulo 1, esta gráfica nos indica el rechazo que presenta el circuito hacia el ruido de la fuente de alimentación. Se observa que, en baja frecuencia, el PSRR mínimo es de -67.54 dB y el máximo de -67.93 dB, en alta frecuencia cae hasta un mínimo de -29.87 dB. Se nota que la dispersión es mucho menor si se compara a la simulación con variaciones por mismatch, esto puede justificarse con el opamp amplificador de error y el espejo de corriente principal, los cuales se analizaron en la sección 2.3. PSRR – Análisis de pequeña señal, de allí se entiende que estos subcircuitos dependen bastante de los transistores para asegurar un valor alto de PSRR, de modo que las variaciones por mismatch ocasionan un funcionamiento no óptimo, mientras que las variaciones de process no causan este problema. 65 e) Histograma de 𝐏��� @ 𝑽�� = �. � 𝐕 Figura 4.1.12. Histograma del PSRR – process En la Figura 4.1.12, se tiene el histograma del PSRR, se puede observar que sigue una distribución normal y que los valores mínimo y máximo son mayores a los -60 dB propuestos. Si se le compara con el mismo gráfico de la simulación por mismatch, se tiene que la desviación estándar es 10 veces menor, esta menor dispersión se debe a que el opamp amplificador de error y el espejo de corriente principal, los cuales se analizaron en la sección 2.3. PSRR – Análisis de pequeña señal, de allí se concluye que estos subcircuitos dependen bastante de los transistores para asegurar un valor alto de PSRR, de modo que las variaciones por mismatch ocasionan un funcionamiento no óptimo, mientras que las variaciones de process no causan este problema. 66 4.1.4. Resultados de las simulaciones de Montecarlo a 1.2 V La siguiente tabla contiene el resumen de los resultados obtenidos en las simulaciones a 1.2 V Tabla 4.1 – Resultados de la simulación con 1.2 V de alimentación. Mismatch Process Resultado Máx Mín Media Máx Mín Media ���� (mV) 411.47 390.67 402.39 402.29 401.87 401.93 PSRR (dB) -68.21 -67.65 -67.68 -67.97 -67.54 -67.79 TC (ppm/°C) 16.41 4.48 8.71 22.49 5.96 9.72 Esta tabla busca facilitar al lector en su comprensión de los resultados, las observaciones y conclusiones de estas tablas, se realizarán en conjunto en la sección 4.4. Comparación de Resultados. 67 4.1.5. Simulación Transitoria (Transient) Esta simulación permite visualizar el “arranque” del circuito al ser energizado, a continuación, se presenta la Figura 4.1.13, la cual ilustra el transient durante los 400 �� iniciales. Se configuró el tiempo de subida (ramp-up) de 100 ��. ���� ��� Figura 4.1.13. Simulación transitoria Se observa que ��� (azul) va de 0 a 1.2 V y que cuando ha alcanzado los 0.95 V (aproximadamente a los 80 ��), la tensión de referencia ���� llega a su valor nominal de 400 mV 68 4.2. Simulaciones con 1 V de alimentación Para el circuito que opera nominalmente a 1 V, se realizaron modificaciones que permiten aumentar el PSRR. Se aumentaron �4 y �9 de 1 μm a 4 μm y el multiplier de �9 se aumentó a 4. 4.2.1. Simulaciones de corners a) 𝑽��� vs � @ 𝑽�� = � 𝐕 Figura 4.2.1. ���� vs. � en 9 corners: slowest-typical-fastest a −40, 27 � 85 °C En la Figura 4.2.1 se observa que el ���� mínimo es 399.83 mV y el valor máximo es 402.23 mV, también se obtuvieron los valores mínimo y máximo del coeficiente de temperatura, siendo estos 6.32 y 18.55 ppm/°C respectivamente. 69 b) 𝐏��� vs 𝒇 @ 𝑽�� = � 𝐕 Figura 4.2.2. PSRR vs. � en 9 corners: slowest-typical-fastest a −40, 27 � 85 °C En la Figura 4.2.2 se observan los valores obtenidos en los corners previamente mencionados, en cada uno las pruebas se hicieron en tres temperaturas: -40, 27 y 85 ºC. Se obtuvo que los valores de PSRR mínimo y máximo son -49.12 y -63.23 respectivamente. En los corners FF y SS, se nota que que el PSRR ha aumentado y disminuido respecto del funcionamiento típico, esto es debido a la respuesta de los transistores en esos corners, dado que en FF responden más rápido y en SS más lento, permitiéndoles responder más o menos rápido ante las variaciones producidas en la fuente de alimentación. Los valores obtenidos en las posteriores simulaciones (a 1 V) deberían estar comprendidos en el rango cuyos valores extremos son delimitados por las pruebas de corners. 70 4.2.2. Simulaciones de Montecarlo – Mismatch a) 𝑽��� vs � @ 𝑽�� = � 𝐕 Figura 4.2.3. ���� vs. � con variaciones ocasionadas por mismatch A partir de la Figura 4.2.3, se observa que los valores mínimo y máximo de la tensión de referencia son 389.6 y 410.47 mV respectivamente, se puede notar, además, que la mayoría de las gráficas se encuentran entre 397 y 405 mV, indicando que es más probable encontrar valores cercanos al nominal. 71 b) Histograma de 𝑽��� @ 𝑽�� = � 𝐕 Figura 4.2.4. Histograma de ���� – mismatch En la Figura 4.2.4 se tiene el histograma de la simulación de Montecarlo para ����, en donde la media es de 401.48 mV, este gráfico prueba que la mayoría de los valores de ���� están concentrados alrededor de la media, se puede observar una distribución normal. Debido a que la simulación es por mismatch, la dispersión es mayor a su contraparte por process 72 c) Histograma de TC @ 𝑽�� = � 𝐕 Figura 4.2.5. Histograma del coeficiente de temperatura (TC) – mismatch En la Figura 4.2.5, se observa que la distribución está sesgada hacia la izquierda. Esto en parte se debe a que, dada una cantidad de muestras, es poco probable que los valores de TC sean mucho menores que el valor nominal simulado de 7.51 ppm/ºC, ya que para reducir significativamente el TC haría falta que el circuito fuese diseñado con otros parámetros. 73 d) 𝐏��� vs 𝒇 @ 𝑽�� = � 𝐕 Figura 4.2.6. PSRR vs. � con variaciones ocasionadas por mismatch En la Figura 4.2.6, se tiene la gráfica del PSRR vs la frecuencia, tal como se mencionó en la sección de definiciones en el capítulo 1, esta gráfica nos indica el rechazo que presenta el circuito hacia el ruido de la fuente de alimentación. Se observa que, en baja frecuencia, el PSRR mínimo es de -62.07 dB y el máximo de -64.56 dB, en alta frecuencia cae hasta un mínimo de -30.62 dB 74 e) Histograma de 𝐏��� @ 𝑽�� = � 𝐕 Figura 4.2.7. Histograma del PSRR – mismatch En la Figura 4.1.7, se tiene el histograma del PSRR, se puede observar que sigue una distribución normal y que los valores mínimo y máximo son mayores a los -60 dB propuestos. 75 4.2.3. Simulaciones de Montecarlo – Process a) 𝑽��� vs � @ 𝑽�� = � 𝐕 Figura 4.2.8. ���� vs. � con variaciones ocasionadas por process A partir de la Figura 4.2.8, se observa que los valores mínimo y máximo de la tensión de referencia son 400.90 y 401.46 mV respectivamente, a diferencia del Montecarlo por mismatch, aquí se observa que la dispersión de ���� es menor, pues los valores mínimo y máximo apenas se diferencian por 0.57 mV. Esto se debe a que las variaciones por mismatch al ser de componentes locales, son mucho más perjudiciales, por ejemplo, un espejo de corriente al depender tanto de la similitud de sus transistores, se aleja de su comportamiento ideal notoriamente al ser sometido a variaciones por mismatch, mientras que en process al variar los transistores de circuito a circuito (manteniendo los mismos parámetros de configuración a nivel local) permiten que la diferencia sea mínima, tal como se confirma en la gráfica. 76 b) Histograma de 𝑽��� @ 𝑽�� = � 𝐕 Figura 4.2.9. Histograma de ���� – process En la Figura 4.1.9 se tiene el histograma de la simulación de Montecarlo para ����, en donde la media es de 401.03 mV, se observa una distribución normal con una desviación muy baja de solo 80 μV. Como se mencionó anteriormente, esto se debe a que las variaciones por process al no variar los parámetros de los transistores localmente, permiten que los espejos de corriente funcionen adecuadamente, mientras que en las variaciones por mismatch, las diferencias locales de los parámetros de los transistores ocasionan una amplia diferencia en el ���� de cada muestra. 77 c) Histograma de TC @ 𝑽�� = � 𝐕 Figura 4.2.10. Histograma del coeficiente de temperatura (TC) - process En la Figura 4.2.10, se observa que la distribución está sesgada hacia la izquierda. Esto en parte se debe a que, dada una cantidad de muestras, es poco probable que los valores de TC sean mucho menores que el valor nominal simulado de 7.51 ppm/ºC, ya que para reducir significativamente el TC haría falta que el circuito fuese diseñado con otros parámetros. 78 d) 𝐏��� vs 𝒇 @ 𝑽�� = � 𝐕 Figura 4.2.11. PSRR vs. � con variaciones ocasionadas por process En la Figura 4.2.11, se tiene la gráfica del PSRR vs la frecuencia, tal como se mencionó en la sección de definiciones en el capítulo 1, esta gráfica nos indica el rechazo que presenta el circuito hacia el ruido de la fuente de alimentación. Se observa que, en baja frecuencia, el PSRR mínimo es de -57.98 dB y el máximo de -107.92 dB, en alta frecuencia cae hasta un mínimo de -29.95 dB. Se nota que la dispersión es mucho menor si se compara a la simulación con variaciones por mismatch, esto puede justificarse con el opamp amplificador de error y el espejo de corriente principal, los cuales se analizaron en la sección 2.3. PSRR – Análisis de pequeña señal, de allí se entiende que estos subcircuitos dependen bastante de los transistores para asegurar un valor alto de PSRR, de modo que las variaciones por mismatch ocasionan un funcionamiento no óptimo, mientras que las variaciones de process no causan este problema. 79 e) Histograma de 𝐏��� @ 𝑽�� = � 𝐕 Figura 4.2.12. Histograma del PSRR – process En la Figura 4.2.12, se tiene el histograma del PSRR, se puede observar que sigue una distribución normal y que los valores mínimo y máximo son mayores a los -60 dB propuestos. Si se le compara con el mismo gráfico de la simulación por mismatch, se tiene que la desviación estándar es 10 veces menor, esta menor dispersión se debe a que el opamp amplificador de error y el espejo de corriente principal, los cuales se analizaron en la sección 2.3. PSRR – Análisis de pequeña señal, de allí se concluye que estos subcircuitos dependen bastante de los transistores para asegurar un valor alto de PSRR, de modo que las variaciones por mismatch ocasionan un funcionamiento no óptimo, mientras que las variaciones de process no causan este problema. 80 4.2.4. Resultados de las simulaciones de Montecarlo a 1 V La siguiente tabla contiene el resumen de los resultados obtenidos en las simulaciones a 1 V Tabla 4.2 – Resultados de la simulación con 1 V de alimentación. Mismatch Process Resultado Máx Mín Media Máx Mín Media ���� (mV) 410.47 389.60 401.49 401.46 400.89 401.03 PSRR (dB) -64.56 -62.07 -63.18 -107.92 -57.98 -64.19 TC (ppm/°C) 17.78 5.28 9.77 21.81 4.79 10.16 Esta tabla busca facilitar al lector en su comprensión de los resultados, las observaciones y conclusiones de estas tablas, se realizarán en conjunto en la sección 4.4. Comparación de Resultados. 81 4.2.5. Simulación transitoria (Transient) La Figura 4.2.13 ilustra el transient durante los 400 �� iniciales. Se configuró el tiempo de subida (ramp-up) de 100 ��. ���� ��� Figura 4.2.13. Simulación transitoria Se observa que ��� (azul) va de 0 a 1 V y que cuando ha alcanzado los 0.95 V (aproximadamente a los 95 ��), la tensión de referencia ���� llega a su valor nominal de 400 mV. 82 4.3. Simulaciones variando 𝑽�� Estas simulaciones tienen como objetivo analizar el rango de valores de ��� para los cuales se mantienen los valores propuestos para el TC y el PSRR. 4.3.1. TC vs 𝑽�� Figura 4.3.1. TC vs. ��� para el circuito de 1.2 V En la Figura 4.3.1 se puede observar que los valores para los cuales el TC máximo es de 30 ppm/ºC corresponde al rango de [0.932; 1.264] V 83 Figura 4.3.2. TC vs. ��� – Variante en el circuito para aumentar el PSRR con ��� = 1 V En la Figura 4.3.1 se puede observar que los valores para los cuales el TC máximo es de 30 ppm/ºC corresponde al rango de [0.944; 1.085] V 84 4.3.2. PSRR @DC vs 𝑽�� Figura 4.3.3. PSRR vs. ��� para el circuito de 1.2 V En la Figura 4.3.3 se puede observar que para el rango de [1; 1.285] V el PSRR va de -57.04 dB a -61.46 dB, esto justifica la necesidad de modificar el circuito para un mejor funcionamiento para un ��� de 1 V 85 Figura 4.3.4. PSRR vs. ��� – Variante en el circuito para aumentar el PSRR con ��� = 1 V En la Figura 4.3.4 se puede observar que para el rango de [0.95; 1.08] V el PSRR va de -57.91 dB a -67.50 dB, esto justifica la necesidad de modificar el circuito para un mejor funcionamiento para un ��� de 1 V A partir de las Figuras 4.3.1 y 4.3.3 es posible establecer el rango de ��� en el que el circuito opera entregando los resultados de PSRR y TC deseados, esto se verá con más detalle a continuación. 86 4.3.3. Resultados de las simulaciones variando 𝑽�� Para el circuito que opera nominalmente a 1.2 V, no se hicieron modificaciones, se tiene: Tabla 4.3 – Resultados de las simulaciones variando ��� para el circuito de 1.2 V Por lo tanto: - El rango de ��� es [0.93; 1.26] V, para mantener un TC ≤ 30 ppm/°C - El rango de ��� es [1.1; 1.285] V, para mantener un PSRR ≤ −60 dB Si bien el PSRR es negativo, en la literatura consultada siempre es comparado como “mayor” cuanto más grande es su valor absoluto. Por ejemplo, un PSRR de -80 dB es mayor que un PSRR de -60 dB porque representa un mayor rechazo a las variaciones de ���. Para el circuito que opera nominalmente a 1 V, se realizaron modificaciones que permiten aumentar el PSRR. Se aumentaron �4 y �9 de 1 μm a 4 μm y el multiplier de �9 se aumentó a 4. Tabla 4.4 – Resultados de las simulaciones variando ��� para el circuito de 1 V Por lo tanto: -El rango de ��� es [0.94; 1.08] V , para mantener un TC ≤ 30 ppm/°C -El rango de ��� es [0.96; 1.14] V , para mantener un PSRR ≤ −60 dB Resultado ����í� (V) ����á𝑥 (V) TC = 30 ppm/°C 0.93 1.26 PSRR = −60 dB 1.10 1.28 Resultado ����í� (V) ����á𝑥 (V) TC = 30 ppm/°C 0.94 1.08 PSRR = −60 dB 0.96 1.14 87 4.4. Comparación de Resultados La siguiente tabla contiene el resumen de los resultados obtenidos en las simulaciones con tensión de alimentación de 1.2 V y 1 V. Tabla 4.5 – Tabla resumen de resultados Mismatch @ 1.2 V Process @ 1.2 V Resultado Máx Mín Media Máx Mín Media ���� (mV) 411.47 390.67 402.39 402.29 401.87 401.93 PSRR (dB) -68.21 -67.65 -67.68 -67.97 -67.54 -67.79 TC (ppm/°C) 16.41 4.48 8.71 22.49 5.96 9.72 Mismatch @ 1 V Process @ 1 V Resultado Máx Mín Media Máx Mín Media ���� (mV) 410.47 389.60 401.49 401.46 400.89 401.03 PSRR (dB) -64.56 -62.07 -63.18 -107.92 -57.98 -64.19 TC (ppm/°C) 17.78 5.28 9.77 21.81 4.79 10.16 A partir de las simulaciones realizadas y la Tablas 4.4 y 4.5 se infiere que: - Las simulaciones mediante variaciones por process ocasionan menos dispersión que las simulaciones mediante mismatch. - El rango de mínimo a máximo del TC es mayor en las simulaciones por process - Los resultados en promedio cumplen con los resultados propuestos en el capítulo 1 88 En la siguiente tabla se comparan los resultados del circuito propuesto en este trabajo frente a los trabajos más relevantes del estado del arte. Tabla 4.6 – Comparación de resultados con otros trabajos. Adaptado de [1], [10], [12], [13] y [17]. [1] [10] [12] [13] [17] Propuesto Tensión de alimentación [V] [2; 5] 1.2 1.3 0.8 5.2 1.2 1 Rango de temperatura [°C] [-40; 125] [0; 100] [-40; 140] [-40; 125] [-40; 125] [-40; 85] PSRR [dB] -61 -50 -61.9 -87 -127 -67.74 -63.69 Coeficiente de temperatura [ppm/°C] 1.01 53.1 1.67 5.6 3 9.21 9.97 Tensión de referencia [mV] 1140 723 547 428 3650 402.15 401.03 Disipación [μW] 66 0.58 50.4 13 3900 6.48 6.37 Tecnología [nm] 350 180 350 65 800 180 Los resultados obtenidos son satisfactorios y cumplen con los valores propuestos, llegando incluso a superar no solo los valores propuestos sino también a los resultados de algunos trabajos mencionados en el estado del arte. 89 Conclusiones • Se verificó que el circuito de tensión de referencia entrega un valor nominal de 401 mV con una tensión de alimentación en el rango de [1; 1.2] V • El circuito presentado disipa 6.48 uW de potencia (sin carga), además tiene un coeficiente de temperatura (TC) de 6.32 ppm/ºC y un PSRR de -63.22 dB. Los resultados de PSRR y TC tienen valores mejores que los propuestos, sin embargo, la potencia disipada es mayor que el valor propuesto debido a que se decidió priorizar el área del circuito. Es posible escalar la disipación de potencia para reducirla, dado que la potencia y el área son inversamente proporcionales (aproximadamente). • Se encontró que el circuito de tensión de referencia diseñado posee resultados comparables a los trabajos [1], [10], [12], [13] y [17]. • El uso de un amplificador operacional es indispensable para maximizar el rechazo a las variaciones en ���. • El TC no se degradó a pesar del uso del opamp, cuyo propósito era mejorar el PSRR. • Debido a la forma de polarizar el opamp, que emplea la corriente del espejo de corriente principal, no fue necesario diseñar una fuente de corriente. • La precisión de la tensión de referencia es proporcional a la complejidad del circuito. • La tensión de referencia entregado, la potencia consumida y el área del circuito dependen de la aplicación a la que esté destinado el circuito. • El layout es un factor importante en el diseño, pues una distribución errada de componentes podría afectar el funcionamiento del circuito. 90 Recomendaciones y trabajos futuros • Tras verificar el correcto funcionamiento del circuito, es completamente posible adaptarlo con tecnologías más modernas que la TSMC 180 nm, actualmente la tecnología más avanzada de TSMC es de 3 nm. • Para un estudio riguroso, se sugiere llevar a cabo un análisis de ruido del circuito, considerando principalmente el ruido blanco. • Para aumentar el rango de funcionamiento en la región de saturación de los transistores del par diferencial, se sugiere emplear la técnica bulk-driven. • Es usual encontrar problemas de convergencia al realizar el sweep de temperatura en DC y el análisis en AC, por lo que se sugiere tener cuidado con estos inconvenientes propios del software para no confundirlos con errores en el diseño. Los problemas de convergencia en Cadence pueden resolverse colocando el rango de temperaturas de mayor a menor en DC. En AC una solución es habilitar la casilla de prevoppoint a “yes”. 91 Referencias [1] Z. K. Zhou et al., “A Resistorless High-Precision Compensated CMOS Bandgap Voltage Reference,” IEEE Trans. Circuits Syst. I Regul. Pap., vol. 66, no. 1, pp. 428–437, 2019, doi: 10.1109/TCSI.2018.2857821. [2] Y. H. Lam and W. H. Ki, “CMOS bandgap references with self-biased symmetrically matched current-voltage mirror and extension of sub-1-V design,” IEEE Trans. Very Large Scale Integr. Syst., vol. 18, no. 6, pp. 857–865, 2010, doi: 10.1109/TVLSI.2009.2016204. [3] S. K. Wadhwa and N. Chaudhry, “High Accuracy, Multi-output Bandgap Reference Circuit in 16nm FinFet,” Proc. - 2017 30th Int. Conf. VLSI Des. 2017 16th Int. Conf. Embed. Syst. VLSID 2017, no. 2, pp. 259–262, 2017, doi: 10.1109/VLSID.2017.52. [4] K. C. Thushara and S. K. Daniel, “Design of 5.9ppm/°C piecewise curve rectified start-up free bandgap voltage reference in 180nm CMOS process,” 2018 Int. Conf. Emerg. Trends Innov. Eng. Technol. Res. ICETIETR 2018, no. 2, pp. 6–10, 2018, doi: 10.1109/ICETIETR.2018.8529142. [5] A. Shrivastava, A. Kaur, and M. Sarkar, “A 1.2 V, 33 ppm/°C, 40 nW, regeneration based BGR circuit for nanowatt CMOS LSIs,” Proc. - Int. SoC Des. Conf. 2017, ISOCC 2017, no. 4, pp. 111–112, 2018, doi: 10.1109/ISOCC.2017.8368794. [6] B. Razavi, “The Bandgap Reference [A Circuit for All Seasons],” IEEE Solid-State Circuits Mag., vol. 8, no. 3, pp. 9–12, 2016, doi: 10.1109/MSSC.2016.2577978. [7] M. C. Lee and S. Q. Hong, “Design and implementation of a voltage-controlled oscillator with bandgap voltage reference source and temperature sensing,” Proc. 2017 Int. Conf. Green Energy Appl. ICGEA 2017, pp. 39–45, 2017, doi: 10.1109/ICGEA.2017.7925452. [8] “Understanding the Temperature Coefficient of a Voltage Reference - Technical Articles.” https://www.allaboutcircuits.com/technical-articles/understanding-the-temperature- coefficient-of-a-voltage-reference/ (accessed May 14, 2020). [9] C. B. R. Circuits, Y. Huang, S. Member, L. Zhu, S. Member, and F. Kong, “BiCMOS-Based Compensation: Toward Fully,” vol. 65, no. 4, pp. 1210–1223, 2018. [10] B. Ma and F. Yu, “A Novel 1.2–V 4.5-ppm/°C Curvature-Compensated CMOS Bandgap Reference,” vol. 61, no. 4, pp. 1026–1035, 2014. [11] K. K. Lee, T. S. Lande, and P. D. Hafliger, “A Sub-μW bandgap reference circuit with an inherent curvature-compensation property,” IEEE Trans. Circuits Syst. I Regul. Pap., vol. 62, no. 1, pp. 1–9, 2015, doi: 10.1109/TCSI.2014.2340553. http://www.allaboutcircuits.com/technical-articles/understanding-the-temperature- 92 [12] H. M. Chen, C. C. Lee, S. H. Jheng, W. C. Chen, and B. Y. Lee, “A Sub-1 ppm/°C Precision Bandgap Reference with Adjusted-Temperature-Curvature Compensation,” IEEE Trans. Circuits Syst. I Regul. Pap., vol. 64, no. 6, pp. 1308–1317, 2017, doi: 10.1109/TCSI.2017.2658186. [13] A. C. T. Coefficient, J. Jiang, W. Shu, J. S. Chang, and S. Member, “A 5.6 ppm/°C Temperature Coefficient, 87-dB PSRR, Sub-1-V Voltage Reference in 65-nm CMOS Exploiting the Zero- Temperature-Coefficient Point,” vol. 52, no. 3, pp. 623–633, 2017. [14] R. J. Wide lar, “New developments in ic voltage regulators,” IEEE J. Solid-State Circuits, vol. 6, no. 1, pp. 2–7, 1971, doi: 10.1109/JSSC.1971.1050151. [15] K. E. Kuijk, "A precision reference voltage source," in IEEE Journal of Solid-State Circuits, vol. 8, no. 3, pp. 222-226, June 1973, doi: 10.1109/JSSC.1973.1050378. [16] A. Brokaw, "A simple three-terminal IC bandgap reference," 1974 IEEE International Solid-State Circuits Conference. Digest of Technical Papers, Philadelphia, PA, USA, 1974, pp. 188-189, doi: 10.1109/ISSCC.1974.1155346. [17] B. L. Hunter and W. E. Matthews, “A ± 3 ppm/°C Single-Trim Switched Capacitor Bandgap Reference for Battery Monitoring Applications,” IEEE Trans. Circuits Syst. I Regul. Pap., vol. 64, no. 4, pp. 777–786, 2017, doi: 10.1109/TCSI.2016.2621725. [18] K. Jaafar, N. Kamal, and M. Bin Ibne, “Resistorless self-biased curvature compensated sub- 1V CMOS bandgap reference,” no. 1, pp. 14–16, 2016. [19] K. J. Singh, R. Mehra, and V. Hande, “Ultra Low Power, Trimless and Resistor-less Bandgap Voltage Reference,” in 2018 13th International Conference on Industrial and Information Systems, ICIIS 2018 - Proceedings, Jul. 2018, pp. 292–296, doi: 10.1109/ICIINFS.2018.8721310. [20] Y. Chen, X. Tan, B. Yu, C. Li, and Y. Guo, “A new all-in-one bandgap reference and robust zero temperature coefficient (TC) point current reference circuit,” Proc. Int. Conf. ASIC, vol. 2017-October, pp. 541–544, 2017, doi: 10.1109/ASICON.2017.8252532. [21] Z. Luo, Y. Lu, and R. P. Martins, “0.45-V 5.4-nW switched-capacitor bandgap reference with intermittent operation and improved supply immunity,” Electron. Lett., vol. 54, no. 20, pp. 1154–1156, 2018, doi: 10.1049/el.2018.5524. [22] P. Toledo et al., “A 0.3–1.2 V Schottky-Based CMOS ZTC Voltage Reference,” vol. 66, no. 10, pp. 1663–1667, 2019. [23] Y. Wenger and B. Meinerzhagen, “Low-voltage current and voltage reference design based on the MOSFET ZTC Effect,” IEEE Trans. Circuits Syst. I Regul. Pap., vol. 66, no. 9, pp. 3445–3456, 2019, doi: 10.1109/TCSI.2019.2925266. 93 [24] D. Talewad, A. V. Nandi, and B. M. Vaishail, “Design and implementation of BiCMOS based low temperature coefficient bandgap reference using 130nm technology,” NUiCONE 2015 - 5th Nirma Univ. Int. Conf. Eng., pp. 0–5, 2016, doi: 10.1109/NUICONE.2015.7449637. [25] R. Gregorian, G. A. Wegner, and W. E. Nicholson, “An Integrated Single-Chip PCM Voice Codec with Filters,” IEEE J. Solid-State Circuits, vol. 16, no. 4, pp. 322–333, 1981, doi: 10.1109/JSSC.1981.1051596. [26] P. K. T. Mok and K. N. Leung, “Design considerations of recent advanced low-voltage low- temperature- coefficient CMOS bandgap voltage reference,” Proc. Cust. Integr. Circuits Conf., no. 29, pp. 635–642, 2004, doi: 10.1109/cicc.2004.1358907. [27] L. L. G. Vermaas, C. R. T. De Mori, R. L. Moreno, A. M. Pereira, and E. Charry R., “A bandgap voltage reference using digital CMOS process,” in Proceedings of the IEEE International Conference on Electronics, Circuits, and Systems, 1998, vol. 2, pp. 303–306, doi: 10.1109/ICECS.1998.814886. [28] Paul R. Gray and Robert G. Meyer. Analysis and Design of Analog Integrated Circuits. Wiley, New York, 1993. [29] H. Banba et al., "A CMOS bandgap reference circuit with sub-1-V operation," in IEEE Journal of Solid-State Circuits, vol. 34, no. 5, pp. 670-674, May 1999, doi: 10.1109/4.760378. [30] X. Xinpeng, W. Zhihua, and L. Dongmei, “A low voltage high precision CMOS bandgap reference,” 25th Norchip Conf. NORCHIP, vol. 00, no. 60475018, pp. 7–10, 2007, doi: 10.1109/NORCHP.2007.4481079. [31] P. K. T. Mok and K. N. Leung, “Design considerations of recent advanced low-voltage low- temperature- coefficient CMOS bandgap voltage reference,” Proc. Cust. Integr. Circuits Conf., no. 29, pp. 635–642, 2004, doi: 10.1109/cicc.2004.1358907. [32] L. Que, D. Min, L. Wei, Y. Zhou, and J. Lv, “A high PSRR bandgap voltage reference with piecewise compensation,” Microelectronics J., vol. 95, no. November 2019, p. 104660, 2020, doi: 10.1016/j.mejo.2019.104660. [33] Wenguan Li, Ruohe Yao and Lifang Guo, "A low power CMOS bandgap voltage reference with enhanced power supply rejection," 2009 IEEE 8th International Conference on ASIC, Changsha, Hunan, 2009, pp. 300-304, doi: 10.1109/ASICON.2009.5351450. [34] B. Razavi, Fundamentals of Microelectronics, 3rd ed. Hoboken, NJ, USA: Wiley, 2021. [35] J. Mahattanakul, "Design procedure for two-stage CMOS operational amplifiers employing current buffer," in IEEE Transactions on Circuits and Systems II: Express Briefs, vol. 52, no. 11, pp. 766-770, Nov. 2005, doi: 10.1109/TCSII.2005.852530. 94 [36] J. Mahattanakul and J. Chutichatuporn, "Design procedure for two-stage CMOS opamp with flexible noise-power balancing scheme," in IEEE Transactions on Circuits and Systems I: Regular Papers, vol. 52, no. 8, pp. 1508-1514, Aug. 2005, doi: 10.1109/TCSI.2005.851395. 95 Anexos Anexo A: Lista de siglas BGR Bandgap Voltage Reference (Tensión de Referencia por Bangap) TC Coeficiente de Temperatura PSRR Factor de rechazo a la fuente de alimentación PTAT Proporcional a la Temperatura Absoluta CTAT Complementariamente Proporcional a la Temperatura Absoluta BJT Transistor de Juntura Bipolar MOSFET Transistor de efecto de campo metal-óxido-semiconductor CMOS Semiconductor Complementario de Óxido Metálico PMOS Semiconductor de Óxido Metálico de canal P y sustrato N NMOS Semiconductor de Óxido Metálico de canal N y sustrato P 96 Anexo B: Lista de Símbolos ��0 Tensión de bandgap del silicio extrapolado linealmente hasta 0 K. �� Energía bandgap del silicio extrapolada hasta 0 � (1.205 eV) �� Tensión térmica de la juntura PN �� Carga eléctrica del electrón en valor abs. (≈ 1.6 ⋅ 10−19 C) k Constante de Boltzmann (≈ 1.38 ⋅ 10−23 J/K) ��� Tensión base-emisor ��� Tensión emisor-base Δ��� Diferencia de tensiones emisor-base de dos transistores ��� Tensión de alimentación ��� Variaciones en la tensión de alimentación ���� Tensión de salida ���� Variaciones en la tensión de salida ���� Tensión de referencia �1 BJT número 1 �1 Resistor número 1 𝑨 Área que mide “�” unidades cuadradas �𝑨 Área que mide “� ⋅ �” unidades cuadradas 𝑨� Área del emisor que mide “�” unidades cuadradas �𝑨� Área del emisor que mide “� ⋅ �” unidades cuadradas 𝜕�𝐵 𝐸 𝜕 Derivada parcial de la tensión base-emisor respecto de la temperatura ln(�) Logaritmo natural de � 97 �� Corriente de saturación �� Corriente de colector ��� Tensión de puerta-fuente (gate-source) ����� Tensión de saturación del drenador (drain) ��� Tensión de umbral (threshold) ���� Tensión de umbral de un transistor PMOS �1 MOSFET número 1 ��� Tensión fuente-puerta (source-gate) ��� Tensión fuente-drenador (source-gate) ��� Tensión de overdrive �� Transconductancia �� Resistencia de salida ��𝑖� Tensión diferencial ��𝑥 Capacitancia por unidad de área del óxido (entre la puerta y el canal) �� Movilidad de los electrones (NMOS) �� Movilidad de los electrones (PMOS) � Ancho de canal � Longitud de canal �1 Ancho de canal del transistor 1 �1 Longitud de canal del transistor 1 �� Frecuencia de corte